[VHDL]64point FFT/IFFT VHDL 구현 소스코드

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본문내용

= yi_reg(16);
yq_out <= yq_reg(16);
WHEN 61 => yi_out <= yi_reg(33);
yq_out <= yq_reg(33);
WHEN 62 => yi_out <= yi_reg(2);
yq_out <= yq_reg(2);
WHEN 63 => yi_out <= yi_reg(61);
yq_out <= yq_reg(61);
WHEN 64 => yi_out <= yi_reg(30);
yq_out <= yq_reg(30);
WHEN 65 => yi_out <= yi_reg(47);
yq_out <= yq_reg(47);
WHEN 66 => yi_out <= yi_reg(16);
yq_out <= yq_reg(16);
WHEN 67 => yi_out <= yi_reg(57);
yq_out <= yq_reg(57);
WHEN 68 => yi_out <= yi_reg(26);
yq_out <= yq_reg(26);
WHEN 69 => yi_out <= yi_reg(43);
yq_out <= yq_reg(43);
WHEN 70 => yi_out <= yi_reg(12);
yq_out <= yq_reg(12);
WHEN 71 => yi_out <= yi_reg(65);
yq_out <= yq_reg(65);
WHEN 72 => yi_out <= yi_reg(34);
yq_out <= yq_reg(34);
WHEN 73 => yi_out <= yi_reg(51);
yq_out <= yq_reg(51);
WHEN 74 => yi_out <= yi_reg(20);
yq_out <= yq_reg(20);
WHEN 75 => yi_out <= yi_reg(61);
yq_out <= yq_reg(61);
WHEN 76 => yi_out <= yi_reg(30);
yq_out <= yq_reg(30);
WHEN 77 => yi_out <= yi_reg(47);
yq_out <= yq_reg(47);
WHEN 78 => yi_out <= yi_reg(16);
yq_out <= yq_reg(16);
WHEN 79 => yi_out <= yi_reg(78);
yq_out <= yq_reg(78);
WHEN 80 => yi_out <= yi_reg(47);
yq_out <= yq_reg(47);
WHEN 81 => yi_out <= yi_reg(64);
yq_out <= yq_reg(64);
WHEN 82 => yi_out <= yi_reg(33);
yq_out <= yq_reg(33);
WHEN 83 => yi_out <= yi_reg(74);
yq_out <= yq_reg(74);
WHEN 84 => yi_out <= yi_reg(43);
yq_out <= yq_reg(43);
WHEN 85 => yi_out <= yi_reg(60);
yq_out <= yq_reg(60);
WHEN 86 => yi_out <= yi_reg(29);
yq_out <= yq_reg(29);
WHEN 87 => yi_out <= yi_reg(82);
yq_out <= yq_reg(82);
WHEN 88 => yi_out <= yi_reg(51);
yq_out <= yq_reg(51);
WHEN 89 => yi_out <= yi_reg(68);
yq_out <= yq_reg(68);
WHEN 90 => yi_out <= yi_reg(37);
yq_out <= yq_reg(37);
WHEN 91 => yi_out <= yi_reg(78);
yq_out <= yq_reg(78);
WHEN 92 => yi_out <= yi_reg(47);
yq_out <= yq_reg(47);
WHEN 93 => yi_out <= yi_reg(64);
yq_out <= yq_reg(64);
WHEN 94 => yi_out <= yi_reg(33);
yq_out <= yq_reg(33);
WHEN 95 => yi_out <= yi_reg(92);
yq_out <= yq_reg(92);
WHEN 96 => yi_out <= yi_reg(61);
yq_out <= yq_reg(61);
WHEN 97 => yi_out <= yi_reg(78);
yq_out <= yq_reg(78);
WHEN 98 => yi_out <= yi_reg(47);
yq_out <= yq_reg(47);
WHEN 99 => yi_out <= yi_reg(88);
yq_out <= yq_reg(88);
WHEN 100 => yi_out <= yi_reg(57);
yq_out <= yq_reg(57);
WHEN 101 => yi_out <= yi_reg(74);
yq_out <= yq_reg(74);
WHEN 102 => yi_out <= yi_reg(43);
yq_out <= yq_reg(43);
WHEN 103 => yi_out <= yi_reg(96);
yq_out <= yq_reg(96);
WHEN 104 => yi_out <= yi_reg(65);
yq_out <= yq_reg(65);
WHEN 105 => yi_out <= yi_reg(82);
yq_out <= yq_reg(82);
WHEN 106 => yi_out <= yi_reg(51);
yq_out <= yq_reg(51);
WHEN 107 => yi_out <= yi_reg(92);
yq_out <= yq_reg(92);
WHEN 108 => yi_out <= yi_reg(61);
yq_out <= yq_reg(61);
WHEN 109 => yi_out <= yi_reg(78);
yq_out <= yq_reg(78);
WHEN 110 => yi_out <= yi_reg(47);
yq_out <= yq_reg(47);
WHEN OTHERS => yi_out <= (OTHERS => '0');
yq_out <= (OTHERS => '0');
END CASE;
END PROCESS;
yiq_out_en <= yiq_en_reg(47);
END;
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FFT,   64point,   DSP,   통신,   FPGA,   VHDL,   IFFT,   DFT