복잡한 회로 설계 - [VHDL] 4비트 가산기 설계

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복잡한 회로 설계 - [VHDL] 4비트 가산기 설계에 대한 보고서 자료입니다.

목차

1. 4bit Adder 소개
2. 설계 내용
3. 설계 결과

본문내용

ITY adder4 IS
PORT (A1, B1, A2, B2, A3, B3, A4, B4 : in std_logic; -- 2개의 입력포트 선언
CIN : in std_logic; -- Input Carry
COUT : out std_logic; -- Output Carry
SUM : out std_logic_vector(4 downto 1));
END adder4; -- 내림차순으로 4개의 SUM 출력 포트 선언
ARCHITECTURE sample OF adder4 IS
SIGNAL carry1, carry2, carry3 : std_logic;
-- 4개의 Bit Adder 사이에 있는 3개의 출력캐리신호를 선언
-- 첫 번째 출력캐리가 다음 가산기의 입력캐리가 된다
component bitadder port (A1, B1, CIN : IN std_logic;
COUT, SUM1 : OUT std_logic);
END component; -- 컴포넌트의 Bit Adder 내부신호포트 선언
BEGIN -- 컴포넌트 사례화문
add1 : bitadder port map (A1, B1, CIN, carry1, SUM(1));
add2 : bitadder port map (A2, B2, carry1, carry2, SUM(2));
add3 : bitadder port map (A3, B3, carry2, carry3, SUM(3));
add4 : bitadder port map (A4, B4, carry3, COUT, SUM(4));
END sample; -- 형식 매개변수와 실제 매개변수가 순차적으로 연결된다
3. 설계 결과
A4 A3 A2 A1 = 1100
+
B4 B3 B2 B1 = 1100
CIN = 0
COUT SUM[1] SUM[2] SUM[3] SUM[4]

11000
▼ 진리표를 사용한 계산
0
0
0
0
0
0
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1
1
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0
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1
1
1
1
n = 1 : =0, =0, =0 진리표의 첫 번째 줄로부터 =0이고 =0
n = 2 : =0, =0, =0 진리표의 첫 번째 줄로부터 =0이고 =0
n = 3 : =1, =1, =0 진리표의 네 번째 줄로부터 =0이고 =1
n = 4 : =1, =1, =1 진리표의 마지막 줄로부터 =1이고 =1
가 출력 캐리가 되고, 따라서 1100 + 1100 = = 11000

키워드

복잡한 회로 설계,   4비트 가산기 설계,   가산기 설계,   설계,   VHDL,   4비트 가산기,   4비트,   4bit Adder