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실험 3.1] 디지털 랩 유닛의 스위치를 사용하여 a 를 출력하기 위한 디코더 회로를 설계하시오.
회로를 설계하고 시뮬레이션 해보면 다음과 같다.
BCD to 7 segment 진리표에서 active low 방식 중에서 a 부분을 k map으로 간략화해서 부울함수를 구한다.
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드 모르간의 법칙
1. 실험 목적
▣ 드 모르간 법칙을 소자를 이용하여 실험적으로 증명한다.
▣ 드 모르간 법칙을 이용하여 부울대수 변환 및 논리회로를 간소화하는 능력을 익힌다.
▣ 논리소자의 동작을 이해한다. 1. 실험 목적
2.
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실험 방법 및 시뮬레이션
[예비 실험 1] BCD to Excess-3 converter
3.7장의 BCD to Excess-3 converter 회로를 VHDL로 구성하여 출력하시오. 클록의 주기는 40ns로 하시오.
각 출력을 부울대수로 나타내면 다음과 같다.
아래와 같이 VHDL과 Simulation을 실행하였다.
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다른 회로의 전가산기를 구성하라. ●실험 목적
●실험 원리
○ 반가산기 (Half-Adder, HA)
○ 전가산기 (Full-Adder, FA)
○ 반감산기 (half subtracter , HS)
○ 전감산기 (full subtractor , FS)
● 결과보고서
○ 비고 및 고찰
○ 문제
○ 고찰
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a'cd
1) ab 가 01,11 이며, cd 가 11 인 경우 : bcd
그러므로 f = ac'd'+ab'd'+a'cd+bcd 가 됩니다.
REPORT
(카르노도 정리)
학과:방송영상산업학과
학번:99171035
성명:윤종순
과목:디지털 공학
교수님:권영해
제출일:03.11.24 1. 조합논리회로
2. 순차논리회로
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회로는 아래의 그림과 같다.
이때, 위 그림의 회로(AND, OR, NOT 게이트를 이용한 회로)와 아래의 XOR 게이트를 이용한 회로는 진리표가 동일한 등가회로임을 알 수 있다. 1. 실험 목적
2. 이론
3. 실험 내용
4. 예비 보고
1) 3 입력 AND 게
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1.실험 목적
● 드 모르간 법칙을 소자를 이용하여 실험적으로 증명한다
● 드 모르간 법칙을 이용하여 부울대수 변환 및 논리회로를 간소화하는 능력을 익힌다
● 논리소자의 동작을 이해한다
2.실험 이론
드 모르간의 법칙은 조합논리
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회로이다.
입력변수 x,y의 차를 D, 빌려오는 수를 B라고 하면 아래와 같은 진리표를 작성할 수 있다.
회로는 다음과 같다.
반감산기 논리회로는 반가산기와 비교해보면 NOT게이트만 더 추가되었다는걸 볼 수 있다.
아래 사진은 실습시간에 만든
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실험 2의 full adder를 이용하여 3bit ripple carry 방식의 가산기를 구성하라.
- BO 아래의 carry 값은 `0'으로 설정해준다. 최하위 bit 이기 때문에 올라오는 carry 값이 없기 때문.
4 실험 2의 다른 회로의 전가산기를 구성하라.
- 전가산기의 부울대수식은
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대수의 기본 규칙들을 정리하였다.
표 7-1에는 부울 규칙들은 이번 실험에서 보여 주는 것처럼 실제 회로들에 적용될 수 있다. 예를 들어 규칙 1은 A + 0 =A를 지정하는데, 이 규칙은 그림 7-1에서처럼 OR게이트와 펄스 발생기로 나타낼 수 있다. 펄
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