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마찬가지로 right shift가 표현되어 있다.
이러한 오류는, 코딩이 완료된 후 시뮬레이션을 하였을 때, dump파일과 시뮬레이션 결과의 불일치로써 확인할 수 있었다.(dump파일에 적용된 연산은 left shift였다) dump파일이 정확하다면, 자료의 내용이 잘
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계속 변화하도록 만들어 주기 위해 필요하다. NOT게이트는 write신호의 처리 부분이다. write가 0이 되면 곧바로 rdy_x가 1이 되어야 하므로, NOT게이트를 이용하여 구현하였다. D flip-flop은 앞에서 구한 rdy_x의 다음 상태인 rdy_x_next를 D로 받아, Q\' 데
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te1_gpr, write1_spr, write2_gpr, write2_spr의 할당이다. 참고 자료에 나와 있는 것처럼, 각각 mw_ctrl_word의 [9]bit와 [4]bit를 select bit으로 하여 알맞은 값을 선택하게 된다.
마지막은 wadd1, wadd2 값의 할당이다. assign문을 이용하여 간단하게 할당할 수 있다.
위
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on combination top 구현을 위해서는 Branch hadler에서 overflow가 고려되도록 수정되어야 하나, 그 의미가 모호하여 예비보고서 작성시에는 수정하지 못하였다.
따라서 위의 모듈에서 사용된 branch handler이 수정되어야 정확한 모듈이 완성된다.
기타 inpu
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`timescale 1ns / 1ps
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// Module Name: 32bit MultiCycle MIPS - Top module -
// Project Name: 32bit MultiCycle MIPS
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module
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1. 설계 이론
i. 반가산기
- 2진수 덧셈에서 맨 오른쪽 자리를 계산할 때 사용할 수 있도록 만든 회로. 이진수의 한자리수를 연산하고, 자리올림수는 자리올림수 출력(Carry Out)에 따라 출력한다. AND, OR, NOT의 세 가지의 종류의 논리회로만 으로
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속도 개선과 직결된다. 디지털 회로에서 중요한 위치를 차지하고 있는 덧셈 회로의 속도 개선을 위해 여러 carry 계산 방법들이 제안되었다. 1. 실험 결과
(1) Verilog 코드
(2) wave form
(3) 진리표
(4) Delay time
2. 결과 분석 및 토의
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로그램 소스:
input clk, reset; //클럭, 리셋
input key_fire, key_verti; //화살발사키, 보드수직성분키
input [7:0] x_cnt; //임의의 좌표
input [6:0] y_cnt; //임의의 좌표
output reg[2:0] rgb_data; //출력
output reg[5:0] score, tscore;//현재점수와 토탈점
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15
보고서.hwp……………………………………………14p
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동작 확인
그림 2. Board 동작. 입력:0001_1111 그림 2. Board 동작. 입력:0000_0001
그림 2. Board 동작. 입력:0000_0011
입 력
출 력
A
B
C
F
0
0
0
Y0
0
0
1
Y1
0
1
1
Y3 1. 3:8 Decoder Verilog code 설계 및 구현
2. Testbench 설계
3. Simulation 결과
4. Genesys board 동작 확인
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