산화층 두께에 따른 MOS Capacitor의 C-V 및 I-V 그래프 변화 분석

소개글

산화층 두께에 따른 MOS Capacitor의 C-V 및 I-V 그래프 변화 분석에 대한 보고서 자료입니다.

목차

1. 실험목적 (Purpose)

2. 실험변수 (Variables)

3. 이론배경 (Theories)

4. 실험방법 (method)

5. 실험결과 및 고찰 (result & dicussion)

6. 결론(conclusion)

본문내용

존재할 수 있는 확률은 전자가 투 과하는 장벽의 폭(MOS에서는 산화층의 두께)에 영향을 받는다. 따라서 전자는 삼각형 장벽대신 사 다리꼴 모양의 포텐셜장벽을 통과하여 지나간다.
◆Fowler Nordheim Tunneling (FN Tunneling)
직접터널링과 유사한 파울러-노르드하임 터널링의 에너지 밴드 조건은 아래 그림에 묘사되어 있다. 전자들은 직접적으로 장벽을 통과하지 않고 실리콘의 반전층에서 게이트 접합면으로 이동되는 층의 전도대까지 터널링을 한다. 이러한 FN터널링은 유전체의 두꺼운 유전체와 충분히 높은 전기장이 중 요하다. 이 터널링으로 인한 전류는 다음과 같은 식으로 표현할 수 있다
εox : 산화물에 걸리는 전계
B : 전자의 유효질량과 장벽높이에 의존하는 상수
그림30. 얇은 게이트 산화물을 통한 파울러-노르트하임과 직접 터널링
그림31. 산화물을 가로지르는 전계의 함수로써 파울러-노르트하임 터널링 누설전류에 관한 그래프
2) 박막의 roughness로 인한 전기장의 집중
Roughness에 따른 누설전류의 상관관계를 알아보기 위해, ALD증착방법으로 6nm로 증착한
Al2O3산화막과 E-beam으로 100nm를 증착한 SiO2시편의 I-V curve를 비교해 보았다
그림32. ALD로 증착한 Al2O3박막과 E-Beam으로 증착한 SiO2박막의 비교
그래프에서 알 수 있듯이, ALD로 증착한 박막이 E-beam으로 증착한 박막보다 두께가 얇음에도 불구하고 누설전류가 눈에 띄게 적은 것을 확인 할 수 있었다. 그 이유는 증착방법에 따른 박막의 roughness 때문이다.
PVD 증착방법은 ALD에 비해 박막이 고르게 분포하기가 힘들다. 따라서 왼쪽의 그림처럼 박막이 roughness하게 되는데,
그림에서 빨간 점으로 표시한 부분 같은 곳에 전기장이 집중하게 되면서 전류가 급작스럽게 증가할 수 있다.
그림33. PVD로 증착한 roughness한 박막
5.4. 유전율 계산
d와 A가 일정할 때, ε(유전율)은 Capacity에 비례한다. 앞서 살펴보았다시피 절연체 박막의 두께에 따라 Capacity가 다름을 알 수 있었다. 따라서 이론상으로는 Capacity가 박막의 두께와 선형관계를 갖는다면(예를들어 100nm의 C값을 라고 할 때 200nm의 C값은 /2, 300nm의 C값은 /3), 유전율이 일정하다고 할 수 있을 것이다. 다음은 10kHz에서 절연체 박막의 두께에 따른 실험값이다.
100nm일 때, =6.65
200nm일 때, = 11.65
300nm일 때, =16.66
결과 값을 확인해보면 예상결과와는 달리 박막의 두께에 따라 유전율이 같지 않다는 것을 볼 수 있다. 이러한 원인으로는 증착 과정에서 SiO2로 증착했을 때 SiO2만 떨어져 나오는 것이 아니라 SiO나 Si, O2등이 떨어져 나오는 경우가 많다. 이때 O2는 진공펌프를 통해 빠져나가게 되어 실제 증착된 물질은 SiO2와 SiO가 섞여서 증착하게 된다. 이는 산화물 층의 증착 두께에 따라 조성차이가 더 크게 날 것이기 때문에 산화물 층의 유전율이 각각 다르게 될 것이다.
또한 진공펌프로 진공상태를 만든다고 해도 진공상태가 완벽하진 못하기 때문에 증발되어 날아가는
SiO2와 기체 분자간 충돌이나 반응 때문에 산화물 층에 이물질이 섞여 들어갈 것이다. 치밀하고 균일한 형성을 방해하게 될 것이다.
6. 결론(conclusion)
MOS capacitor의 Oxide층과 전류의 주파수를 변수로 하여 가해준 V에 따른 Capacitance, 누설전류값을 측정하고 분석하는 실험을 진행하였다. 우리조는 두께가 두꺼워질수록 Capacitance와 누설전류값이 모두 감소할 것이라고 예상했다. 예상대로 Capacitance는 가장 얇은 100nm의 시편이 가장 높은 Capacitance를 나타내었다. 또한 Flat band voltage shifting 현상이 일어나 그래프가 이상적인 그래프와 비교해 왼쪽으로 평행이동 되었으며, 이는 계면 고정 전하와 Oxide층의 결함으로 설명할 수 있다. 또한 주파수에 따른 변화는 비교적 저주파인 10,100kHz의 전류를 흘려줬을 때, 1M의 전류를 흘려줬을 때 보다 Capacitance값이 올라가는 폭이 커서 저주파의 전류를 흘려주면 그래프에서 봤던 Capacitance의 그래프를 다시 볼 수도 있을 것이라는 예상을 했다.
누설전류에서는 예상이 완전히 빗나갔다. Tunneling Effect로 인해 가장 큰 누설전류값을 가질것이라 생각했던 100nm이 가장 낮은 누설전류 값을 가졌고, 순차적으로 200nm, 300nm이 낮은 값을 나타내었다. 우리는 이 현상에 대해 E-Beam 증착방식이 불균일한 층을 형성하며, 그 두께가 두꺼울수록 접촉면적과 첨점을 더 많이 가지기 때문이라고 분석하였다. 이것은 ALD와 E-Beam방식의 차이를 보며 더 정확히 알 수 있었다. 가장 결과값이 좋았던 Si-100nm과 비교를 했으나 ALD의 누설전류가 압도적으로 작은 그래프를 얻을 수 있었다. 이 실험을 통해 좋은 MOS Capacitor를 만들기 위해서는 얇은 박막, 그리고 좋은 Uniformity를 얻을 수 있는 증착기술이 필수적임을 깨달았다.
7. 참고문헌(reference)
[1] Solid State Electronic Devices(6th edition) - Ben Streetman, Sanjay Banerjee
[2] Modeling and Simulation of Negative Bias Temperature Instability - R.entner
[3] Chap. 6. Field Effect Transistors ppt자료 - Nano quantum electronics lab
[4] 반도체공학 - 박광순, 여진경 역. 학문사. 1997
[5] http://www.ece.utep.edu/research/webedl/cdte/Fabrication/index.htm
[6] http://lsm.rutgers.edu/facilities_ALD.shtml
[7] chap2. 전계효과 트랜지스터(FET) - 디스플레이공학 이준신교수님 강의자료

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반도체공정실험,   산화층 두께,   mos capacitor