프로세서의 발전과정과 기술장벽 및 극복방안
본 자료는 4페이지 의 미리보기를 제공합니다. 이미지를 클릭하여 주세요.
닫기
  • 1
  • 2
  • 3
  • 4
  • 5
  • 6
  • 7
  • 8
  • 9
  • 10
  • 11
  • 12
  • 13
해당 자료는 4페이지 까지만 미리보기를 제공합니다.
4페이지 이후부터 다운로드 후 확인할 수 있습니다.

소개글

프로세서의 발전과정과 기술장벽 및 극복방안에 대한 보고서 자료입니다.

목차

요 약

I. 서 론

II. 본 론
1. 마이크로프로세서
2. 마이크로프로세서의 발전과정
(1) 4004 마이크로프로세서 - 4비트형 ~ (17) 쿼드코어 프로세서
3. 마이크로프로세서 관련 요소의 상관관계
(1) 전력 소모
(2) 성능 - 시간 및 동작 속도
(3) 면적 - 가격
4. 마이크로프로세서의 기술 장벽 및 극복방안
(1) 누설전류
(2) 멀티 코어 기술

III. 결 론

참고문헌
(1) ~ (12)

본문내용

는 방법도 있다. 캐시는 CPU의 연산부에 비하면 동작하지 않는 부분이 많아 발열량이 적기 때문이다.
또한 2001년 IDF 에서 발표된 하이퍼 쓰레딩도 하나의 대안이 되고 있다. 하이퍼 쓰레딩은 CPU의 효율을 높일 수 있기 때문에 아키텍처로서의 처리능력도 높이는 장점이 있다. 즉, 사용되지 않는 영역을 줄임으로서 다이 전체의 발열을 고르게 만들 수 있는 것이다.
이와 함께 고속화하는 마이크로프로세서에 대응할 수 있는 메모리와 버스 기술도 필요하게 된다. 이러한 것이 갖추어지지 않는 한, 단순히 작은 트랜지스터를 고속으로 동작시킨다 할지라도 시스템으로서의 컴퓨터 성능을 향상시키는 것은 불가능하다.
‘18개월마다 성능이 2배로 향상된다.’는 무어의 법칙이 계속적으로 유효하다면, 지금부터 8년 뒤인 2010년에는 64배의 성능으로 현재 펜티엄 4의 경우 128GHz에 해당하는 프로세서가 등장하게 되는 것이다.
이것은 테라헤르츠(THz)로 동작하는 것은 아니지만 상당히 빠른 속도인 것만은 분명하다. 더욱이 아키텍처 부분을 고려한다면 실질적으로 더 빨라질 가능성도 있다.
10년 전과 지금의 컴퓨팅 환경은 확연히 달라졌기 때문에 2010년의 상황을 정확히 예상한다는 것은 어렵다. 현재는 존재하지도 않는 새로운 업체의 PC가 주류로 사용될 가능성도 있다. 다만 확실한 것은 2010년의 마이크로프로세서와 컴퓨터는 지금보다 훨씬 고성능일 것이라는 사실이며 그때를 위한 준비가 이미 시작되었다는 사실이다.
참고문헌
[1] M.J.Flynn, P.Hung, “Microprocessor Design Issues : Thoughts on the Road Ahead,” IEEE Micro(IEEE Computer Society), May-Jun 2005
[2] M.A.Mazidi, J.G.Mazidi 저, 이홍희, 유황빈, 이순걸, 최창열, 허강인 공역, “마이크로프로세서 - 설계 및 인터페이싱(제3판),” 사이텍미디어, 26-30, 2003
[3] 성평식, “마이크로프로세서 응용,” 연학사, 13-26, 1996
[4] M.J.Flynn, P.Hung, and K.W.Rudd, “Deep Submi-cron Microprocessor Design Issues,” IEEE Micro, vol. 19, no.4, July-Aug. 1999, pp. 11-22
[5] M.Baron, “MPU EDA to face Complexity,” Micr-oprocessor Report, 12 July 2004.
[6] Chang, J, Huang, M, Shoemaker, J., Benoit, J, “The 65nm 16MB On-Die L3 Cache for a Dual Core Multi-Threaded Xeon/sup ~/ Processor,” VLSI Circuits, 2006. Digest of Technical Papers. 2006 Symposium on June 15-17, 2006 Page(s):126 - 127
[7] Yeoh, A, Chang, M, Pelto, C, Tzuen-Luh Huang, “Copper Die Bumps (First Level Interconnect) and Low-K Dielectrics in 65nm High Volume Manufacturing” Electronic Components and Technology Conference, 2006. Proceedings. 56th, 30 May-2 June 2006 Page(s):1611 - 1615, Digital Object Identifier 10.1109/ECTC.2006.1645872
[9] Fung, S.K.H, Huang, H.T, Cheng, S.M, “65nm CMOS high speed, general purpose and low power transistor technology for high volume foundry application,“ VLSI Technology, 2004. Digest of Technical Papers. 2004 Symposium on 15-17 June 2004 Page(s):92 - 93, Digital Object Identifier 10.1109/VLSIT.2004.1345411
[10] Yee-Chia Yeo, Ranade, P, Qiang Lu, Lin, R, “Effects of high-κ dielectrics on the workfunctions of metal and silicon gates,” VLSI Technology, 2001. Digest of Technical Papers. 2001 Symposium on 12-14 June 2001 Page(s):49 - 50, Digital Object Identifier 10.1109/VLSIT.2001.934941
[11] Ando, H, Tzartzanis, N, Walker, W.W, “A Case Study: Power and Performance Improvement of a Chip Multiprocessor for Transaction Processing,” Very Large Scale Integration (VLSI) Systems, IEEE Transactions on Volume 13, Issue 7, July 2005 Page(s):865 - 868, Digital Object Identifier 10.1109/TVLSI.2005.850120
[12] Leobandung, E, Nayakama, H, Mocuta, D, “High performance 65 nm SOI technology with dual stress liner and low capacitance SRAM cell,” VLSI Technology, 2005. Digest of Technical Papers. 2005 Symposium on 14-16 June 2005 Page(s):126 - 127, Digital Object Identifier 10.1109/.2005.1469238

키워드

  • 가격2,000
  • 페이지수13페이지
  • 등록일2007.04.26
  • 저작시기2006.12
  • 파일형식한글(hwp)
  • 자료번호#406425
본 자료는 최근 2주간 다운받은 회원이 없습니다.
청소해
다운로드 장바구니