MU0 설계

본문내용

이 D-fliplop로 구성이 된다.
step을 나누어 보면 다음과 같다.
step0 : IR <- PC[0]
step1 : PC <- PC + 1
step2 : OPcode를 보고 명령 실행
D-fliplop의 입력으로는 다음과 같고, 출력은 T0~T2가 된다.
T0in= Reset +T2*(~seq stop)
T1in= (~Reset)*T0
T2in= (~Reset)*(T1 + seq stop*T2)
[그림 6]D-fliplop을 이용한 sequence표현
다음으로 4*16 Decoder가 있는데, 역할은 입력된 OPcode로 수행되어야 할 Instruction을 지정한다. 총 16개의 출력이 있는데 사용은 D(0)~D(7)까지를 사용하기로 한다. D(0)~D(7)의 Instruction은 [표 2]에 나타낸 것과 같다.
이 명령들이 수행될 조건은 다음과 같다.
T0 : IR<-M[S]
T1 : PC <- PC + 1
T2 * LDA : ACC <- M[S]
T2 * ADD : ACC <- ACC + M[S]
T2 * SUB : ACC <- ACC - M[S]
T2 * JMP : PC <-S
T2 * JGE * (~ACC15) : PC <- S
T2 * JNE * (~ACCz) : PC <- S
( T2 * (JMP + JGE * (~ACC15) + JNE * (~ACCz)) : PC <- S )
이를 [그림 7]와 같이 플로우 차트로 나타낼 수 있다.
[그림 7]Sequence와 Instruction
[그림 8] 4*16 Decoder
이제 Sequence, 4*16 Decoder, Combination logic을 이용하여 Controller의 명령을 나타낼 수 있다. 각 부에 명령이 떨어질 조건은 다음과 같다.
MEMreq = T0 + T2 * (LDA + STO + ADD + SUB);
RnW = T2 * STO;
Asel = T2 * (LDA + STO + ADD + SUB + JMP + JGE + JNE);
IR_load = T0;
PC_load = T1 + T2 * (JMP + JGE * (~ACC15) + JNE * (~ACCz));
ALUfs[1] = T2 * (ADD + SUB);
ALUfs[0] = T1 + T2 * SUB;
Bsel = T2 * (LDA + ADD + SUB);
ACC_load = T2 * (LDA + ADD + SUB);
SeqStop = T2 * STP;

키워드

MU0,   controller,   data path,   구조