VHDL 논리게이트 결과보고서

목차

1. 예비조사 및 실험 내용의 이해

2. 시험내용 및 결과

3. 결과 검토 및 의견

본문내용

ns;
aaa <= '1';
end loop loopname;
wait;
END PROCESS;
tb_b : PROCESS
BEGIN
LoopName : Loop
wait for 100 ns;
bbb <= '0';
wait for 100 ns;
bbb <= '1';
end loop loopname;
wait;
END PROCESS;
END;
2.1.2 source 설명
위의 상자는 처음 프로젝트를 만들때 지정한 변수 entity이다.
secondtest란 entity로 입력 aaa,bbb, 출력 ccc를 두었다.
그 아래 ccc=aaa and bbb란 수식을 주어 두 개의 입력값에 대한
and 값을 구하도록 하였다.
아래 상자는 simulator의 파형을 나타내기 위해 두 입력변수에
시간 차이를 두어 (0,0)(0,1)(1,0)(1,1)의 입력값을 갖도록 한것이다.
프로세스문에 루프문을 이용해서 여러번 회전시켰다.
and 게이트이므로 두 입력값이 1일때 출력값(세번째 파형)이 1이
되는 것을 알 수 있다.
다른 게이트를 표현하고자 할때엔 위 상자의 수식문에 논리값만
바꾸어주면 된다.
2.1.3 capture simulator





3. 결과 검토 및 의견
프로그램을 하나만 만들면 논리값만 바꿔주어 결과를 나타낼수 있는데
명령어의 연산기능이 정해져 있기 때문이다. tool을 빨리 익히기 위하여
여러 가지 명령어의 습득이 필요하단걸 알았고 시간차를 이용한 변수대입 등
많은 연습을 통한 설계능력을 키워야겠다.

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