전자회로2 설계 과제 3. Frequency Response of CS Stage

소개글

전자회로2 설계 과제 3. Frequency Response of CS Stage에 대한 보고서 자료입니다.

목차

1) Design Problem

2) Spice Problem

< 설계 및 시뮬레이션 토의 고찰 >

< 참고 문헌 >

본문내용

y response(input dc level = 1.31V)와 직접 계산을 통해 설계한(MOSFET 포화식을 사용) frequency response(input dc level ≤ 1.96V)는 각각 드레인 전류를 설정에서 PSPICE 시뮬레이션은 MOSFET의 넓이, 길이 그리고 회로의 저항만 설정하였지만 직접 계산하여 설계한 회로는 VDD, I, λN, μNCox, VTH,N, W/L, RS, RL, CGS, CGD, CDB를 직접 설정하였기 때문에 input dc level의 차이가 발생하였지만, 결과적으로 PSPICE 시뮬레이션을 통한 결과값(input dc level=1.31V)은 MOSFET 포화식을 사용하여 계산한 결과 값(input dc level ≤ 1.96V)의 범위 안에 들어가므로 정확한 설계가 이루어져 결과값으로 측정되었다.
Frequency Response의 그래프를 시뮬레이션 한 결과 전형적인 주파수 응답의 결과를 도출할 수 있었다.
< 참고 문헌 >
- Fundamentals of Microelectronics / Behzad Razavi 저 / WILEY / 2008
- 전기전자회로설계 / 오창록 저 / 기전연구사 / 2008

키워드

아주대,   전자회로,   CS Stage