[전기전자 실험] 선형 연산 증폭기 회로

소개글

[전기전자 실험] 선형 연산 증폭기 회로에 대한 보고서 자료입니다.

목차

형 연산 증폭기 회로

실험 순서

1. 반전 증폭기
2. 비반전 증폭기
3. 단위이득 플로어(unity-gain follower)
4. 가산 증폭기(Summing amplifier)
5. 분석및 고찰

본문내용

단위이득(1)과 비교하라. 다시 말해 회로의 전압이득이 정말로 1인가?
4. 가산 증폭기(Summing amplifier)
a. 입력이 V1=V2=1V(실효전압)일 때 그림 29-10의 회로에 대한 출력전압을 계산하라.(그림 29-4를 보라.)
Vo(계산값)=6V
b. 그림 29-10의 회로를 구성하고, 입력으로 V1=V2=1V를 인가하라. 출력전압을 측정하여 기록하라.
Vo(측정값)=6.06V
c. R2를 100kΩ으로 바꾼 다음, 순서 4(a) 와 4(b)를 반복하라.
Vo(계산값)=2V
Vo(측정값)=2.02V
출력전압의 계산값과 비교하라.
0.02V의 미세한 오차가 나타났다.
5. 분석및 고찰
이번 실험은 선형 연산 증폭기 회오에 대한 실험을 하였습니다.
이번 실험은 연산증폭기는 반전 입력단자와 비반전 입력 단자를 가진 이득이 매우 큰 증폭이입니다. 이 증폭기는 외부에 저항을 추가하여 연산증폭기 자체의 이득보다 gnjfTLs 작지만 외부 저항만에 의해 결정되는 이득이 정확한 증폭기를 만들 수 있다는 이론을 가지고 실험을 진행하였습니다.
처음으로 반전 증폭기에 대한 실험을 하였습니다. 먼저 예상되는 전압이득값을 구하고 다음으로 측정한 값과 비교해 보았습

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