[설계보고서] 07 전기기기 제어용 발진회로 설계 (예비레포트) : 전기기기의 제어에 사용되는 발진 회로의 기본 원리를 이해한다. 발진회로에 가장 널리 사용되는 타이머 IC 555 소자의 동작원리와 기본적인 사용법

소개글

[설계보고서] 07 전기기기 제어용 발진회로 설계 (예비레포트) : 전기기기의 제어에 사용되는 발진 회로의 기본 원리를 이해한다. 발진회로에 가장 널리 사용되는 타이머 IC 555 소자의 동작원리와 기본적인 사용법에 대한 보고서 자료입니다.

목차

1. 설계 목표
2. 설계 내용
3. 연구과제
4. 참고이론

본문내용

로를 설계하고, 이를 모의설계를 통해 결과를 확인하시오. (발진주파수: 10 kHz로 설계)
단안정 발진회로
비안정 발진회로
각 부의 파형 결과
3) 타이머를 이용하여 발진회로를 설계할 때, 주파수를 조정하는 방법과 Duty ratio를 조정하는 방법을 각각 설명하시오.
555타이머에선 클럭 펄스가 발생하는데
식에 의해서 저항의 값과 커패시터의 값이 올라가면 주파수의 값이 작아지는 것을 알 수 있다.
그리고 Duty ratio란 비대칭 정도를 나타내는 것으로 전체 주기 중에 ON이 되는 시간의 비를 듀티비라고 한다. D=W/T× 100 %로 정의된다. 즉
이 식으로 구할 수 있다.
1초 안에 반복되는 주기를 Duty Cycle 이라 한다.
위에서 알아보았듯이 주파수식에 저항과 커패시터가 포함되어있다. 따라서 그 둘 값을 바꾸면 주파수를 조정할 수 있게 된다. 마찬가지로 Duty ratio 식에도 저항이 포함되어 있어 저항값을 바꿔주면 Duty ratio를 조정할 수 있다.
4. 참고이론
1) 555 타이머의 구성
1) Ground: 1번 단자는 두 개의 전원단자 중 접지 또는 공통단자로 쓰이는 단자이다.
2) +VCC: 8번 단자는 양극 전원단자이다. VCC 는 4.5∼16 V 사이에서 사용가능하며 일부 소자는 3 V까지 가능한 것도 있다. 최대 VCC 는 18 V 이하이며 최대 전력소모는 600 mW 이하로 제한된다.
3) Output: 3번 단자는 출력단자로서 다른 회로에 연결된다. 이곳의 전압은 플립플롭의 조건에 따라 제어되며 1 또는 0 상태가 된다. 0 상태에서는 0 V 또는 접지전위이며 1 상태에서는 +VCC가 된다.
4) Trigger: 2번 단자에는 COMP2의 트리거 전압이 인가된다. 이 전압이 2/3VCC 이상이면 출력은 0 상태가 된다. 1/3VCC이하의 전압이 나타나면 COMP2의 상태가 바뀌어 출력은 1 상태가 된다.
5) Threshold: 6번 단자에는 COMP1의 문턱전압이 인가된다. 보통은 이 단자와 접지 사이에 커패시터가 연결된다. 555 타이머 1 상태로 트리거되면 이 커패시터는 VCC로 충전되기 시작한다. 커패시터의 전압이 2/3 VCC의 문턱전압 이상이 되면 COMP1는 상태를 바꾸게 되고 플립플롭을 리셋시켜 출력은 0 상태가 된다.
6) Reset: 4번 단자는 플립플롭을 직접 제어하는 리셋 입력이다. 이 단자의 입력은 다른 모든 단자의 입력과 무관하게 영향을 미친다. 이 리셋 단자에 0 V 가 인가되면 3번 Output 단자와 7번 Discharge 단자는 0 상태가 된다. 이 단자를 사용하지 않을 때는 +VCC 단자에 연결한다.
VCC 및 논리 1과 0의 범위가 4.5∼16 [V]의 넓은 범위에서 허용된다. 내부의 R-S 플립플롭의 입출력 관계는 표 7-1과 같으며 R, S 두 입력이 모두 제거 되어도 출력은 그대로 유지되는 특징을 갖고 있다. 두 개의 비교기는 논리 1과 0를 발생시키는 순간을 결정하며, R-S 플립플롭(또는 셋-리셋 래치)은 이들 비교기의 출력을 받아 0 또는 1신호를 출력한다.
7) Discharge: 7번 단자는 외부 커패시터의 방전에 사용된다. 이 단자는 저항을 통하거나 또는 직접 6번 단자에 연결한다. 출력이 1상태이면 7번 단자에 연결된 내부 트랜지스터(Q10)이 OFF 되어 외부 커패시터를 VCC 로 충전한다. 출력이 0 상태가 되면 ON 되어 커패시터를 접지로 방전시킨다.
8) Control Voltage: 5번 단자는 제어 전압 입력(FM)이다. 이 단자는 내부적으로 비교기의 기준전압 분배기인 세 개의 저항 사이에 연결된다. 이 단자에 인가된 전압은 문턱 및 트리거 전압을 변화시켜 출력을 변조시킨다. 이 단자를 사용하지 않을 때는 0.01 μF의 커패시터를 접지 단자에 연결하여 전원의 리플과 잡음을 바이패스 시켜 영향을 최소화한다.
내부의 R-S 플립플롭의 입출력 관계는 위의 표와 같으며 R, S 두 입력이 모두 제거 되어도 출력은 그대로 유지되는 특징을 갖고 있다. 두 개의 비교기는 논리 1과 0를 발생시키는 순간을 결정하며, R-S 플립플롭(또는 셋-리셋 래치)은 이들 비교기의 출력을 받아 0 또는 1신호를 출력한다.
2) 단안정 동작
커패시터가 충전되어 Threshold 입력이 비교기의 기준전압 2/3VCC 이상이 되면 비교기는 트리거되고 플립플롭은 셋 된다. 플립플롭이 셋 되면 방전 트랜지스터가 ON되어 커패시터는 급격히 방전된다. 커패시터 C 는 저항 R 을 통하여 충전되어야 하므로 RC 시정수가 커패시터의 충전속도를 결정하여 출력펄스의 폭을 결정한다. 커패시터 전압에 대한 지수식을 구하면 펄스 폭은 의 식으로 주어지며 W 는 sec, R 은 Ω, C 는 F의 단위를 갖는다. 그 관계는 그림 7-4와 같다. 단안정 동작은 시간지연, 손상된(ragged)펄스파형의 재생, 입력 펄스 확장, 바운스 없는 스위치 등의 용도에 사용된다. 일반적으로 설계회로에서는 IC내부의 블록인 OP-amp나 플립플롭, 저항 등은 나타내지 않으며 다만 그림 7-5와 같이 IC와 외부소자의 연결만을 나타낸다.
3) 비안정 동작
출력은 구형파이고 리셋 단자는 VCC 에 연결하며 5번 단자에는 Cf 가 잡음제거용으로 연결된다. 방전 트랜지스터는 OFF 되어 있고 C 는 RA, RB를 통하여 충전되므로 시정수는 다음과 같다.
C 가 충전되어 문턱전압이 2/3VCC 이상이 되면 COMP1이 높은 출력이 되어 플립플롭을 셋 시킨다. Q 가 높으므로 트랜지스터가 포화상태가 되어 7번 단자는 접지된다. 이제 커패시터는 RB 를 통하여 방전된다. 방전시 시정수는 τ = RBC 이다. 커패시터 전압이 VCC/3 이하로 떨어지면 COMP2가 높은 출력이 되어 플립플롭을 리셋시킨다. 충전 시정수는 방전 시정수보다 길어서 출력은 대칭적이 아니며 높은 상태가 더 오래 지속된다.
비대칭 정도를 나타내는 것으로 듀티 사이클(duty cycle)이 있으며 D=W/T× 100 %로 정의된다. RA와 RB의 값에 따라 듀티 사이클은 50∼100 %값을 갖게 된다. 출력 주파수와 듀티 사이클은 다음과 같다.

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