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3주차
설계목표 및 관련이론습득
자료수집 & 회로도 작성
예비 제안서 작성 & 발표
부품구입 및 회로도 설계
결과 측정 및 분석
최종 보고서 작성 목차
1. 설 계 목 표
2. 회 로 도
3. 설계결과
4.TROUBLE SHOOTING
5.사용부품& 내역
6.스케줄
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크기 이상의 전압을 인가했을 때 출력에서 클리핑 현상이 발생하는 것을 알아보는 실험이다. 시뮬레이션과 비슷한 값으로서 약 100mV의 파형을 인가했을 때, 클리핑 현상이 발생했다는 것을 확인할 수 있다. 1. 실험 결과
2. 비고 및 고찰
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실험 6의 내부연결과 파형패턴을 근거로 할 때 이 10 진 카운터 IC는 어떤 유형인가: SW출력, 1242, 또는 NBCD?
6. 실험 7의 파형패턴에 관하여 문제 5를 반복하시오.
7. 4bit-Synchronous counter를 설계하여 회로도와 파형으로 나타내시오. (simulation)
6. 필요
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결과 Modulation input이 증가할수록 PWM 듀티는 증가하는 것을 확인 할 수 있었고, PWM 듀티가 증가하면 출력이 High state의 비율이 증가하는 것이기 때문에 DC 모터의 속도가 증가한다고 할 수 있습니다.
그리고 1초 계수기 실험에서는 회로를 구성하
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회로가 주어진 설계 목적을 만족하는지 살펴본다.
(5) 제어 입력에 따른 출력 회전 속도를 10회 이상 측정하고 오차를 계산한다.
[주의 : DC 모터 제어부와 측정부에 별도의 전원을 공급하는 것이 안정적인 동작을 보장함] 1. 실험 목적
2.
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회로로 구성된 저역통과필터이므로 20dB/decade의 두배인 40dB/decade(6dB/octave의 두배인 12dB/octave)의 기울기를 가지고 감소하게 된다. 결국 답은 -12dB/octave가 된다.
5. 차단주파수가 500Hz이고 필터의 입력신호가 3000Hz이면 dB 응답은 얼마인가?
(a) -3dB(b)
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생성한다. 이것은 실험을 통해 기본적으로 알게된 사실이며 또한 그림1의 미분기 회로에서 입력단에 Rs의 저항을 연결하였는데, 이것의 사용의 목적은 입력단을 통해 들어오는 noise를 방지하여 안정된 입력신호를 확보하기 위한 것이라는 것
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d) 30V
⇒ 관측된 파형에서도 볼 수 있듯이 회로에서 ±15V의 전원을 사용하게 되면 최대 가능한 출력전압 스윙은 대략 10.81V인 15V가 됨을 알 수 있다.
2. 그림 27-1의 회로에서 계단입력에 대한 출력전압의 최대시간변화율을 무엇이라고 하는가?
(a)
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회로와 비슷하게 나옴을 예상할 수 있었다. 그리고 우리조는 실험중 바이패스 캐패시터만 제거하여 실험을 하였는데 바이패스 캐패시터를 제거하였을 경우 전압이득이 정상회로에 비해 무척이나 감소함을 알 수 있었다.
실험 22장에 대한 복
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결과 및 분석
1) 실험34 : 4단자 회로망
1) 전류치
실험 회로도
시뮬레이션 결과
분석 : 우선 I1이 0.5mA다 될 때의 V1의 값을 찾기 위하여 DC sweep을 통하여 0-5V까지 범위를 가해주어 측정을 하였다. 그래프에서 확인한 값은 2.51V였다.
실험회로도
시
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