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실험과정 Pspice로 구현
실험과정 A1∼5
실험과정 B1∼7
변수 VR은 가변저항으로 0.1∼10㏀ 이다.
우리가 알고 이론으로 알고 있듯이, 일 때 은 최대 전력전송이 일어난다.
실험 22. 망로(網路)전류를 이용한 회로해석
1. 실험 목적
(1) 선형회로의 의
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tep
Position of Arm
Measured Values
Calculated Value
B2
Max CW (at A)
15
B3
Midpoint
15
B4
Max CCW ( at C)
15
실험 18. 부하를 갖는 전압분할 회로
1. 실험 목적
(1) 전압분할 회로에서 부하가 전압 관계에 미치는 효과를 알아본다.
(2) (1)의 결과를 실험적으로 입증한다.
2.
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D1
비고 및 고찰
실험 1은 ROM을 논리소자들을 이용하여 만들어 보는 실험이었습니다. 실험 1의 회로는 SW1~4에 따라서 저장되어 있는 데이터가 출력되는 회로입니다. 이 실험은 스위치를 동작시키지 않은 상태에서의 기본 값은 입력된 값인 A~H에
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실험 (2)와 실험 (3) 모두 위상차 값은 90이고, 역률은 0이 되는 것을 확인할 수 있었습니다.
실험에서 무시할 수 있을 정도의 작은 오차가 발생했는데, 이 오차의 원인은 회로의 임피던스가 증가하고, Z에서 소모되는 전력이 증가하게 되었기 때
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회로의 전체적 구조
각 부분을 조합한 자동판매기 회로의 전체적인 형태는 다음과 같다.
실험준비물
(1) 전원공급기(GW GPC-3020A) 1대
(2) 오실로스코프
(3) SN7400SN 7411
SN7402SN 7432
SN7404SN 7486
SN7408그 밖의 설계자의 사양에 맞춘 각종 부품
SN7410(디코더
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이 다음 플립플롭의 입력으로 연결되어있어서 클락을 주면 우측으로 쉬프트 되는 구조입니다. 실험 시작 후 4clock 후에 출력 A에 1이 입력되어 A->B->C->D->A 순으로 1만 순환하게 됩니다.
⇒ 실험 (4)의 결과도 시간이 부족하여 회로를 구
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실험 결과에서 본 CMOS의 TTL interface의 원리를 설명하라.
⇒ 시스템에 interface을 한다는 것은 회로의 출력을 다른 전기적 특성을 갖는 시스템이나 회로의 입력에 연결하는 것을 말한다. CMOS와 TTL을 interface하여 사용하는 이유는 CMOS와 TTL은 서로
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실험 (5)는 D 플립플롭의 기능에 대해 알아보는 실험이었습니다. D 플립플롭은 D 래치에 CLK (clock)이 있다는 것이라고 생각할 수 있습니다. 이 회로는 처음 D입력이 0일 때, 변화하는 CLK 값에 따라 달라지는 Q값을 관찰하고, D입력이 1일 경우에 대
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캐패시터의 숫자는 301이라고 쓰여 있었으므로 실험한 캐패시터의 용량은 300[pF]이므로 0.3[nF]이 된다.
이 캐패시터들의 평균 측정값과 이론값을 이용하여 오차율을 구해보면
가 된다. 실험목적
실험이론
예비 과제
실험 준비물
실험
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실험에 사용된 저항이 모두 1k으로 같은 값의 저항을 가지므로 비슷한 양의 전류가 흐르고, 전체 전류 는 이들의 합인 30에 가까운 값이 되는 것을 확인할 수 있었습니다.
네 번째 실험은 <그림 3.12>의 회로도처럼 직렬연결과 병렬연결이 모
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