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Ⅱ. 관련 연구
Ⅲ. CBR HDTV TS 패킷 전송을 위한 새로운 메카니즘의 제안
Ⅳ. 전송단 및 수신단의 하드웨어 구현
Ⅴ. VHDL을 이용한 회로 설계 및 검증
Ⅵ. FPGA를 통한 기능 검증
Ⅶ. 결론
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회로(g)
전압(V)
논리
전압(V)
논리
0
0
0.24
0
0.21
0
0
1
4.17
1
0.22
0
1
0
4.17
1
0.21
0
1
1
4.17
1
4.18
1
(3) 종합검토 및 논의
(실습을 통하여 얻은 경험 또는 느낀 점, 검토 및 논의가 필요한 사항 등을 기술)
- 먼저 이번 실험은 그리 어려운 실험이 아니었다.
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회로도 (i)를 구성하고 J, K를 표 7과 같이 변화시키면서 CLK 신호를 가해 Q와 의 논리상태를 측정하여 표 7(a)에 기록한다.
(11) 회로도 (i)대신 7476 JK flip-flop을 사용하여 절차 (10)을 반복하고 표 7(b)에 기록한다. 디지털공학실험 플립플랩 예비
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회로로 만들 수 있다는 것을 배웠다. 회로를 구성함에 있어서도 DeMorgan의 정리를 이용하면 복잡한 회로도 아주 간단하게 만들 수 있다. 실험을 통해 해봄으로써 DeMorgan의 정리를 이해할 수 있었다.
DeMorgan의 정리
(결과) [ 실험 결과 ]
[ 토
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JK 입력 상태에 따른 Q 출력 파형을 그려라.
CLK
J
K
Q
2) 다음의 진리치표를 갖는 T-FF 회로는 JK-FF를 사용하여 구성하라.
T
0
1
[여기표]
T
J
K
0
0
0
0
×
0
1
1
×
0
1
0
1
1
×
1
1
0
×
1 1.제목
2.목적
3.이론및 실험원리
4.실험장치
5.실험방법
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실험보다 오류가 적었으며, 원활하게 실험이 진행 되었던 것 같다. 또한 실험 절차와 Tech LAB의 설명 등에도 익숙해져 만족할 만한 결과를 얻었던 실험이었다.
< 참고자료 >
1. Tech LAB : 실험과정 내용 스크랩 (다수 그림)
2. PLL 에 관한 소개 :
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회로와 그렇지않은 회로와의 차이점을 비교해본다.
555타이머와 크리스털을 이용해 클럭의 제어를 살펴본다.
각 소자의 논리게이트를 이해하고, 이에 맞게 연결시킨다.
7세그먼트의 간단한 조작을 이해한다. 1.실험 제목
2.실험 목적
3.
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이번 실험은 2장 일반 논리 게이트 응용 실험과 함께 진행 하였는데 앞 장의 결과 보고서에도 기술했듯이 처음에 브레드보드를 다루는 것과 회로를 구성하는 것이 익숙지 않아서 여러 개의 회로를 구성하고 빼고 했어야 해서 시간이 상당히
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회로도를 그리는 것과 VHDL을 이용하는 것이 아직은 익숙하지 않다. 하지만 한 학기 동안 하다보면 많이 도움이 될 것같다.
수업시간에 배우는 이론을 이 시간에 실습하게 되어 좋은 것 같다. ·실험주제
·실험소스와 회로도
·실험과
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논리 회로
(b) 타이밍도
[그림 2] 2비트 동기 2진 카운터
[그림 3] 2비트 동기 2진 카운터의 상태 변이도
카운터의 종류,
비동기 카운터, 동기 카운터, 병렬 입력 2진 카운터, 링 카운터, 존슨 카운터
4. 참고문헌
디지털 실험, 이재곤 저, 신화전산기
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