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논리회로』, 한빛미디어, 2005
3. 권오근 · 권준식 · 김용민, 『디지털공학 및 실험』, 인터비전, 2006.
4. 강안구 · 임석구 · 최지영, 『전자계산기 구조』, 한올출판사, 2007
5. M. Morris Mano, 『Digital Design』, http://matdol.hanseo.ac.kr, 2009.05.27
6. 미상,
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1. 설계 목표
VHDL으로 프로그램 작성 후 이를 알테라DE2 보드로 실현시킨다. 7-세그먼트를 통해 기본적인 시계기능을 100분의 1초를 만들어서 구현한다. 또한 시간을 분을 나타내는 기능 위에 스위치를 누르면 100분의 1초를 구현한다.
2. 설
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디지털 시계를 설계하였다. 여태까지 했던 실습들은 vhdl코딩만 하고 자일링스 프로그램만 돌리면 끝이었는데 이번 실습부터는 실제 킷을 사용하여 결과물을 킷에 출력도 해보고 하는 것이라 처음에는 약간 어렵고 난해하였으나, 그동안 그래
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디자인한 STLC 프로그램이 최적화된 설계인지는 잘 모르겠지만 앞서 언급했던 cnt overflow 현상만 보정해주면 정확한 설계라고 보여진다. - Specification of STLC
- I/O signal description
- Block diagram of system
- State diagram
- Verilog HDL source code
- Test plan &
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DESIGN\", Second Edition, P.W.S International Edition
[3] 박송배, “디지털회로 및 시스템”, 문운당
[4] 대한전자공학회, “디지털 전자회로 및 시스템 실험”, 청문각
[5] 이행우, “디지털회로설계 실습”, 과학기술
[6] 박용수, “디지털 논리 설계”, 북
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DESIGN\", Second Edition, P.W.S International Edition
[3] 박송배, “디지털회로 및 시스템”, 문운당
[4] 대한전자공학회, “디지털 전자회로 및 시스템 실험”, 청문각
[5] 이행우, “디지털회로설계 실습”, 과학기술
[6] 박용수, “디지털 논리 설계”, 북
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1.Definition of VHDL
2.What & Why HDL?
3.HDL의 종류
4.VHDL’s History
5.Benefits of VHDL
6.Design Automation
7.디지털 논리회로의 설계환경 변천
8.Design Flow
개발환경의 이해 및 실습 - 강의순서
1.Design Entry
2.Project Compilation
3.Project Simulation
4.Device Programming
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강의 순서
Definition of VHDL
What & Why HDL?
HDL의 종류
VHDL’s History
Benefits of VHDL
Design Automation
디지털 논리회로의 설계환경 변천
Design Flow
2.개발환경의 이해 및 실습 - 강의순서
Design Entry
Project Compilation
Project Simulation
Device Programming
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clock)
begin
if reset = '1' then
cnt <= X"0000";
elsif clock'event and clock = '1' then
if cnt = X"270f" then
cnt <= X"0000";
else
cnt <= cnt + 1;
end if;
end if;
end process; 1. 프로젝트 개요
2. 디지털 도어락 기능 설명
3. 구현 사진
4. 구현
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();
void ComStart();
CSCom();
virtual ~CSCom();
DCB dcb;
OVERLAPPED osRead;
OVERLAPPED osWrite;
COMMTIMEOUTS CommTimeOuts;
HANDLE idCom;
};
#endif // !defined(AFX_SCOM_H__5A71548F_CE4C_11D4_A6B3_00E09833FB7C__INCLUDED_)
// SCom.cpp: implementation of the CSCom class.
//
/////////////////////////////
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