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전문지식 90건

[디지털시스템(Verilog)] Data Mapping Unit, Execution Combination Top 예비보고서
예비보고서 작성시에는 수정하지 못하였다. 따라서 위의 모듈에서 사용된 branch handler이 수정되어야 정확한 모듈이 완성된다. 기타 input 및 output에 대한 설명은, 모듈 내 주석의 내용과 같다. ① Data Mapping Unit ② Execution Combination Top
디지털시스템 Data Mapping Unit, Verilog Execution Combination Top, [디지털시스템(Verilog)] Data Mapping Unit, Execution Combination Top 예비보고서,
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[디지털시스템(Verilog)] Execution Combination Top 결과보고서
오류를 해결할 수 없었다. 실험 시간에 다루었던 범위의 내용과 실력으로는 수정하기 어려운 내용이리라는 것을 추측하는 것만이 가능할 뿐, 수정이 불가능했다. ① Execution Combination Top의 시뮬레이션 결과 ① Execution Combination Top의 구현
디지털시스템 Execution Combination Top, PICO Processor ECT, [디지털시스템(Verilog)] Execution Combination Top 결과보고서,
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[디지털시스템(Verilog)] Memory Top & Writeback 예비보고서
execution 단에서 넘겨주는 control word em_sel_addr (1) dmem controller의 input address를 선택 em_sign_ext (1) dmem controller의 sign extend 신호 em_mem_to_reg (1) md_data의 select 신호 em_dmem_size (2) dmem controller의 size 신호 em_hi_value (32) em_alu_result (32) em_data_out (32)
디지털시스템 Memory Top Writeback, Verilog 라이트백, [디지털시스템(Verilog)] Memory Top & Writeback 예비보고서,
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[디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handle...
. (아래는 Karnaugh map의 형태가 아니다) op flags 0 1 2 3 4 5 6 7 0 0 0 1 1 1 0 0 1 1 0 1 0 1 0 1 0 1 2 0 0 1 0 0 1 1 1 시뮬레이션 결과는 다음과 같다. 모든 결과가 위의 표를 만족하고 있음을 알 수 있다. ① Address generator ② PC Caculation Unit ③ Branch Handler
디지털시스템 Address Generator, Verilog PC Calculation Unit, [디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 예비보고서,
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[디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Uni...
다음과 같다. opcode[7] opcode[6:5] opcode[4] opcode[3:0] instruction 0 10 0 14 beq 15 bne 1 0 bge 1 bgt 2 ble 3 blt 10,11,12,13,14 jmp 15 nop 1 10 0 14 beq 15 bne 1 0 bge 1 bgt 2 ble 3 blt 10,11,14 jmp 다음은 PC calculation unit에 대한 연산이다. opcode[7] opcode[6:5] opcode[4] opcode[3:0] instructio
디지털시스템 Address Generator, Verilog Branch Handler, [디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서,
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[디지털시스템(Verilog) Register 예비보고서
decoder를 통해 나오는 bit, 그리고 모듈 자체의 clock값을 AND게이트로 통과시켜 clock을 발생시키고, 해당 clock에서만 register data의 입력이 일어나도록 구현해야 하는 것으로 추측된다. ① SR Latch의 설계 ② D Flip-Flop의 설계 ③ Register의 설계
디지털시스템 Register, Verilog 레지스터, [디지털시스템(Verilog) Register 예비보고서,
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[디지털시스템] Verilog 기본 실습 예비보고서
발생하는 캐리값이다. 모든 실행이 끝나면, endmodule 키워드로 모듈을 종료한다. ① Verilog HDL(Verilog Hardware Description Language) ① - ⅰ. Module ① - ⅱ. Port ① - ⅲ. Nets, Registers, Vectors ① - ⅳ. 기타 사항 ② ModelSim ③ 32-bit adder의 설계
디지털시스템 32-bit adder, Verilog ModelSim, [디지털시스템] Verilog 기본 실습 예비보고서,
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[디지털시스템(Verilog)] Multiplexer 예비보고서
보았다. 32개의 input I와 5개의 selection input S를 잡고, output은 Y로 두었다. 5개의 not 게이트와, 32+32 총 64개의 and게이트의 output과 input 배열은 위의 코드와 같다. 위의 코딩 방법은 각 게이트를 그대로 소스 안에 포함시킨 게이트레벨 코딩이며, 실
디지털시스템 Multiplexer, Verilog 멀티플렉서, [디지털시스템(Verilog)] Multiplexer 예비보고서,
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[디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서
소스는 지면관계상 생략한다. ① 2′s complement unit의 원리 ② 32-bit 2′s complement unit의 실제 코딩 ③ subtracter의 원리 ④ 32-bit subtracter의 실제 코딩 ⑤ adder-subtracter의 원리 ⑥ 32-bit adder-subtracter의 실제 코딩 ⑦ carry select adder의 원리
디지털시스템 32-bit Adder-Substracter, Verilog Adder, [디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서,
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[디지털시스템(Verilog) Assembly 예비보고서
진수로 표현하면 4148가 된다. 이를 Case 1, Case 2와 같은 방법으로 위치를 변환해주면, 4841이 된다. 따라서 16진수로 변환된 최종 코드(2byte)는 4841이 된다. 앞에서 언급했듯, 메모리는 4byte씩 구성되어야 하므로 위의 각 2byte는 합쳐지게 된다. 따라
디지털시스템 Assembly, Verilog Assembly어, [디지털시스템(Verilog) Assembly 예비보고서,
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