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구조
(2) J FET의 특성
(3) J FET의 동작
실험 방법
[실험 1 : 게이트 전압이 0V일 때(Vgs=0V)]
[실험 2 : 게이트와 역바이어스 걸렸을 때]
[실험 3 : 전달 특성]
[실험 4 : 자기 바이어스 공통-소스 증폭기]
사용부품 및 계기
실험 결과
토의
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결과] 24장. MOS-FET 공통 소스 증폭기
실험 목적
[실험 장비 및 재료]
[기초이론]
(1) 증가형 MOS-FET
● 감소형과 증가형
(2) 공핍형 MOS-FET
(3) JFET의 바이어스
1) 자기 바이어스
2) 게이트-소스 전압
3) 자기 바이어스선
4) 소스 저항
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가정함으로써 설명하였으며 그 공로로 1921년에 노벨 물리학상을 수상했다.
R/E/P/O/R/T
<BLDC MOTER>
과 목 전기공학실험Ⅳ
제출일자 2009 . 10. 23
학 과 전기공학
지도교수 조윤현 교수님
분 반/ 조 2분반 4조
학 번 0753621
이 름 이 상엽
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전류는 수식 5와 같다.
두 개의 회로에 공통적인 잡음이나 DC 전압이 존재할 때, 공통 잡음 신호와 공통 DC 전압을 제거하고 두 신호 선의 차이 전압만 증폭하기 위해 위의 difference amplifier를 사용한다. 1. 관련 이론
2. 실험 결과
3. 결론 및
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결과적으로 출력단에 연결된 저항에서는 입력과 같은 주파수의 크기만 증폭된 전압이 측정되는 것이다. 시뮬레이션에서 입력과 출력의 위상차가 180도 였는데 실험을 하면서 그 이유도 알아보면 좋을 듯 하다.
그리고 바이패스 커패시터가
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전압 이득은 단순한 상수가 아니고 주파수와 상관 관계를 가진다.
위의 주파수 응답을 보면 낮은 주파수에서의 이득은 100dB 즉, ?10?^5을 넘어가기 때문에 무한대로 여긴다. 1. 관련이론
2. 실험 결과
3. 결론 및 discussion
4. 참고 문헌
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실험 이였다. 입력이 없는 상태였음에도 이렇게 offset이 생긴다는 점은 OP Amp에 공급되는 DC전원에 의해서 생긴 offset이라 생각된다. OP Amp는 이상적으로 입력저항은 무한대이지만, 실제로는 약간의 입력전류가 존재한다. 두 입력단자에 흐르는
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실험 예상 결과
♠ 실험 장비 및 재료
DC power supply 2개
디지털 멀티미터, 전류계(0~10mA)
트랜지스터 2N5484(N채널 JFET)
SPST 스위치 2개
1. 회로를 구성하고 VGG는 제거한다. 게이트와 접지는 단락한다.
2. VDD의 출력은 0V로 하고 S1단락한다. ID를 측정
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증폭회로 시뮬레이션 결과 ( Voltage phasor - Frequency Characteristic )
고주파 증폭회로의 시뮬레이션 결과이다.
이번엔 고주파증폭회로인데 로우패스필터의 주파수특성과 비슷한 주파수 특성이 나왔다 아무래도 실험책의 저주파와 고주파 회로도가
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실험방법참고
②『물리학총론』Halliday,Resnick 원저, 김종오 역, 교학사 p.1109~1114
③『현대물리학』Eisberg,Resnick 원저, 김종오,송희성,이민호 공역, 교학사 p.30,33
④『새대학물리Ⅱ』서울대학교 물리교재 편찬위원회, 교문사 p.394
⑤ http://physica.gs
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