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d 2 Input OR gate (74LS32) 5개
- Quad 2 Input XOR gate (74LS86) 2개
- 4-bit binary adder(74LS83) 1개
- LED 10개
- Toggle switch 15개
- 점퍼선 다수
3. 설계실습 계획서
(1) 전가산기에 대한 진리표를 작성하라.
A
B
Cin
S
Cout
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
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.
하지만 PSPICE에서 R2의 저항값을 R1의 저항값의 2배로 설정하고 simulation을 돌리니 원하는 출력전압값이 나오지 않았다. R1과 R2의 비를 더 크게 설정(4.5배)하니까 회로가 정상적으로 동작 하였다.
따라서 회로에서는 R1 : 10㏀ R2 : 45㏀을 사용하
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lave의 출력에서 Master의 입력이 피드백 구성은 JK Flip-flop의 특성 전환을 제공한다.
JK latch에서 J와 K의 입력이 둘 다 1이 되면 출력이 끝없이 진동한다. JK Master/Slave 플립플롭을 만들어 위의 문제를 해결할 수 있다. JK Master/Slave 플립플롭은 두 단
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어서 2N3019를 사용하였다.
Vc = 0.5V (Run to time = 0.5m)
Vc = 15V (Run to time = 0.08m)
주기 : 180us 주파수 : 5.5kHz
주기 : 50us 주파수 : 20kHz
Vc 값이 증가함에 따라 주기는 감소하고 주파수 값이 증가함을 알 수 있다.
(5) Vco의 중심 주파수가 2 ㎑가 되도록 회로
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dd/2 일때 VCO의 이득 (주파수 변화 / Vc의 변화)은 얼마인가?
위상 고정 루프에서 Vco 부분 회로도
simulation 출력파형 (Vdd = 2.5V, run to time = 78us)
Vco의 이득은 (주파수 변화 / Vc의 변화)이다.
Vdd가 5V 일때의 주기는 대략 46us이고, 주파수는 21739.13Hz이다
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입력 신호, Q1 신호, Q2 신호의 파형을 함께 그리시오.
비동기식 4진 카운터 회로도
비동기식 4진 카운터 simulation 파형
빨간색 파형이 Q1, 파란색 파형이 Q2이다. 74LS73칩은 falling edge에서 값이 변하므로 Q1,Q2값은 00->01->10->11->00 .. 반복함을
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정, 기록하고 그 결과를 3.3(b)의 SPICE결과와 함께 그래프로 그려서 제출하라.
주파수
입력전압
출력전압
DB
주파수
입력전압
출력전압
DB
10 ㎐
10 mV
20 mV
6
100 ㎑
8 mV
450 mV
35.0
100 ㎐
10 mV
50 mV
13.9
300 ㎑
7 mV
210 mV
29.5
1 ㎑
12 mV
200 mV
24.4
1 ㎒
5.5 mV
90 mV
2
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설계실습 5. 신호 발생기
(1) 계획서의 (1)에서 설계한 대로, 그림 1에 주어진 Wien bridge 발진기를 제작하시오. 이 때OP-Amp는 ±15 V 전압을 공급하시오.
- R1=9.945kΩ, R2=20.1kΩ 으로 제작하였습니다.
(2) 입력파형과 출력파형이 Oscilloscope에 동시에
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설계실습 3. Switching Mode Power Supply (SMPS)
(1) PWM 제어 회로.
Pulse Width Modulation 이란 위의 그림과 같이 어떤 임의의 아날로그 파형(그림에서는 사인파)을 톱니파형을 통해서 아래의 0과 1로 이루어진 디지털 파형으로 바꾸는 것을 뜻한다.
- 위의
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스텝모터 사정상 LED를 통한 74LS194를 확인하였습니다.
- “그림 1”에 회로도로 구성한 후, OUT 1~4를 다시 “그림 2”에서 QA~D 와 연결 후 저항과 함께 LED를 연결하였습니다. ULN2003AN과의 연결 부분은 단락 시켰습니다.
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