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결과화면대로 CLK = 1, CLR = 0, J = 1, K = 1의 값을 넣고 실행했을 때 Q에 1,
QB의 값에 0이 나오는 것을 확인할 수가 있다. 따라서 이번 실험의 회로도와 실험의 결과를 보아 이 실험은 참이라는 것을 알 수가 있다.＿
제목 : T 플립플롭(T Plipplop)
실습
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실험의 결과가 다르게 나와서 고민을 하게 되었다. 문제는 S-R래치에서 정의되지 않는 입력을 주고 있었던 것이여서 그것을 고려하여 입력을 넣어주는 데 있어서 조금 다르게 설계를 하였다.
두 번째로 555타이머는 입력을 가해주기만 하면 알
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플립플롭의 동작을 잘 얻어내었기 때문에 결과적으로 만족할 만한 실습이 되었다고 생각한다.
(4) 무엇을 느꼈는가? 이 설계실습을 통하여 무엇을 배웠는가?
이번 설계실습을 통해 기초논리회로 시간에 배웠던 래치와 플립플롭의 동작을 직
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플립플롭을 클리어 시켜 맨 처음의 상태 0000으로 되돌아가게 된다.
실험에 대해서는 위에서 적은 바와 같이 실험이 갈수록 회로가 복잡해져서 간혹 실수하는 부분이 많아 처음에는 결과가 제대로 나오지 않았지만 다시 검토하여 회로를 수정
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JK flip-flop을 사용하여 절차 (10)을 반복하고 표 7(b)에 기록한다. 디지털공학실험 플립플랩 예비보고서
1.실험제목
2.목적
3.이론
(1) 기본 RS 플립플롭
(2) RS 플립플롭
(3) PR/CLR RS 플립플롭
(4) D 플립플롭
(5) T 플립플롭
(6) 주종 플립플
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T-플립플롭을 이용하여 동기식 가산 카운터를 만들 수 있다는 것을 알게 되었다. 1. 목적 ……………………………………… 3P
2. 서론 ……………………………………… 3P
3. 부품 및 기기 …………………………… 3P
4. 실험순서 ……
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가정한다.)
B. IC 7476 master-slave JK 플립플롭의 내부 회로도를 그리고 클럭 펄스에 따른 동작을 timing diagram으로 그려라 래치와 플립플롭
1. 실험 목적
2. 실험 해설
3. 예비 문제
4. 사용기기 및 부품
5. 실험 내용
6. 실험 결과
7. 연습 문제
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실험
- 초기 전원 인가 후 출력상태
- 입출력 전압의 1/0, H/L 전압 범위
- 출력 전압 값에 영향을 미치는 요소
- 정상적인 동작을 하는 전압 범위와 전류
Ⅲ. 실험 회로도의 측정 결과
- 클럭의 에지 구성
- 0V와 floating의 차이
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결과를 알 수 없음을 확인할 수 있었다. 또 결과 레포트를 작성하면서 SR플립플롭의 단점을 보완한 JK플립플롭에 대해 알 수 있었고, 디지털 회로에서 시간 지연을 감소시키면 데이터 처리속도가 빨라지는 것을 알게 되었다.
이번 실험에 사용
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결과는 다음 표와 같다.
J
K
Q
bar{Q}
0
0
1
1
0
1
0
1
1
0
1
0
1
1
0
1
표 3. JK Flip-flop 진리표
5. 고찰
기본적인 기억소자인 SR 플립플롭과 이것을 개량한 JK 플립플롭을 구성해 보았다. 플립플롭의 종류는 이외에도 여러 종류가 있으나, 이번 실험에서는 NAND
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