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, T에 low-to-high 전이가 일어날 때마다 회로가 다시 트리거(Retrigger)된다.
74123의 Q 출력 펄스폭은 외부 연결저항 R과 캐퍼시턴스 C에 따라
t = 0.33 RC로 주어진다. ■ 실험 목표
■ 사용 부품
■ 관련이론
■ 실험 순서
■ 심층 탐구
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실험, 이영훈 저, 상학당.
- 전자통신전공실험, 김인태 저, 상학당.
- Electronic Fumdamentals & Applications, Englewood Cliffs, Ryder John D 저.
1. HD74HC00P(Quad. 2-input NAND Gates)
2. HD74LS76AP(Dual J-K Flip-Flops (with Preset and Clear))
3. SN74LS47N(BCD to 7-Segment Decoder/Drive)
4. FND507(
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이번 실습이 무엇을 하고자 하는지를 알 수가 있었다. 실제 실습에서는 예측한 결과 파형이 잘 나오는지를 확인해 볼 수 있을 것이다. 1. 목적
2. 실습 준비물
3. 설계실습 계획서
4. 실험에 필요한 이론과 측정 예상 값
5. 결론
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결과화면대로 CLK = 1, CLR = 0, J = 1, K = 1의 값을 넣고 실행했을 때 Q에 1,
QB의 값에 0이 나오는 것을 확인할 수가 있다. 따라서 이번 실험의 회로도와 실험의 결과를 보아 이 실험은 참이라는 것을 알 수가 있다.＿
제목 : T 플립플롭(T Plipplop)
실습
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플립플롭 결과 보고서
목차
1. 실험방법
2. 실험결과
3. 검토 및 고찰
1. 실험방법
실험방법은 먼저 실험에 필요한 장비와 부품을 준비하는 것으로 시작된다. 실험에서 사용할 플립플롭 회로는 D플립플롭, JK플립플롭, T플립플롭
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실험의 결과가 다르게 나와서 고민을 하게 되었다. 문제는 S-R래치에서 정의되지 않는 입력을 주고 있었던 것이여서 그것을 고려하여 입력을 넣어주는 데 있어서 조금 다르게 설계를 하였다.
두 번째로 555타이머는 입력을 가해주기만 하면 알
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플립플롭의 동작을 잘 얻어내었기 때문에 결과적으로 만족할 만한 실습이 되었다고 생각한다.
(4) 무엇을 느꼈는가? 이 설계실습을 통하여 무엇을 배웠는가?
이번 설계실습을 통해 기초논리회로 시간에 배웠던 래치와 플립플롭의 동작을 직
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플립플롭을 클리어 시켜 맨 처음의 상태 0000으로 되돌아가게 된다.
실험에 대해서는 위에서 적은 바와 같이 실험이 갈수록 회로가 복잡해져서 간혹 실수하는 부분이 많아 처음에는 결과가 제대로 나오지 않았지만 다시 검토하여 회로를 수정
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전자공학 및 정보통신 기술의 1. 목적
2. 이론
1) 4상태를 가진 상태도에 대응하는 회로
2) T-플립플롭을 이용한 3비트 리플 카운터
3) 최대주파수와 전달지연시간
3. 예비보고
4. 실험 기기 및 부품
5. 실험
1) 그림 7-9의 상태도를 회로로
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JK flip-flop을 사용하여 절차 (10)을 반복하고 표 7(b)에 기록한다. 디지털공학실험 플립플랩 예비보고서
1.실험제목
2.목적
3.이론
(1) 기본 RS 플립플롭
(2) RS 플립플롭
(3) PR/CLR RS 플립플롭
(4) D 플립플롭
(5) T 플립플롭
(6) 주종 플립플
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