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실험과정상 오차를 감안하면 감소하는 이론값과 크게 다르지 않았다.
(4) 그림 5-6의 회로에서 차단 주파수보다 큰 주파수의 값들에서 전압이득은 얼마나 빨리 감소하는가?
f (Hz)
오실로스코프 결과
PSpice를 통한 시뮬레이션
Vin (V)
Vout (V)
이득 A
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회로에 이용할 수 있을 것이라고 판단하였다.
3. 시뮬레이션 결과 및 분석
1) 실험8 : 에미터 공통 증폭기 회로 특성
1) 에미터 공통 증폭기 회로 전류 이득
베이스전류=10uA
콜렉터전압=4V
베이스전류 최대값=162.2uA
베이스전류=30uA
베이스전류=40u
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전자적인 시스템이 갖춰진다면 더 세밀하고 정확한 주파수 값을 알아낼 수 있지 않았을까 하는 생각이든다. 이는 전자가 기계에 필요한 이유와도 연관지을 수 있겠다.
이번 실험을 통해 전자이론과 주파수와 그 위상을 측정해볼 수 있는 흔치
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634
1.5
3.121
1.43
1.20
0.990
2.0
4.96
2.04
1.68
1.36
2.5
6.15
2.52
2.08
1.69
3.0
7.50
3.07
2.53
2.05
3.5
8.63
3.54
2.93
2.37
4.0
9.87
4.04
3.33
2.70
4.5
11.12
4.56
3.76
3.05
5.0
12.25
5.02
4.14
3.36
6. 실험 결과
a. 직렬회로
0.5
0.148
0.149
0.182
0.225
1.0
0.273
0.276
0.336
0.416
1.5
0.420
0.424
0.5
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회로의 입출력 전압전달 특성.
3.2) 논리 반전기 회로의 입출력 전압파형
4. 실험준비물
5. 실험
5.1) 논리 반전기 회로의 입출력 전압전달 특성
5.2) 논리 반전기 회로의 입출력 전압파형
6. Pspice 실험결과
1) 실험 5.1
2) 실험 5
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결과 값은 약 7.66V가 나왔다.
3) 실험 회로 6-2의 회로에서 =0.7V, =150 이라 가정하고 , , , , , , 를 구하라.
테브난 등가 회로로 간단히 구성한 뒤 계산하면 =0.74V 이다. 이므로 =36μA, 에서 =5.4mA, 에서 = 5.44mA이다. 에서 =-15.4V, 에서 =0.208, 에서 =0.72kΩ이
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659mA
0.200mA
0.613mA
0.963mA
1.5
2.443mA
0.297mA
0.976mA
1.420mA
2.0
3.244mA
0.396mA
1.298mA
1.890mA
2.5
4.62mA
0.48mA
1.67mA
2.51mA
3.0
5.64mA
0.59mA
2.03mA
3.03mA
3.5
6.54mA
0.69mA
2.37mA
3.55mA
4.0
7.32mA
0.77mA
2.66mA
3.97mA
4.5
8.25mA
0.87mA
2.99mA
4.48mA
5.0
9.16mA
0.97mA
3.32mA
4.99mA
실험결
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개방된 단자 a, b 양단의 전위차(전압)이고, ???는 회로의 모든 전원을 0으로 두고 단
자 a, b에서 회로를 본 하나의 등가 저항값이다. 실험 9. 등가 전원 정리
1. 실험 목적
2. 실험 이론
3. 실험 장비
4. 실험 방법
5. 예상 결과
6. 참고문헌
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6)
(7) 실험 2에서 CLK 입력이 어떤 상태일 때 A=B=C=D=0의 clear가 되는가? 어떤 계수기로 동작하는가?
(8) 실험 2의 회로를 변경하여 Mod-8의 회로를 그려라.
(9) CLEAR, PRESET은 CLK=0에서 동작시키는 것이 바람직한 이유는? 이들 두 입력간에는 synchrono
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저항계에 무리가 가기 때문이다. 1. 실험 진행 및 결과
A. 직렬 회로 실험
B. 병렬 회로 실험
C. 직-병렬 회로 실험
2. 오차의 원인
a. 이상적인 회로 구현의 어려움
b. 저항기의 오차
c. 공급되는 전압의 유동성
3. 확인 문제
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