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counter가, 값을 다음단 clock에 연결하면 down counter가 된다. 그 이유는 7476이나 7474가 negative edge trigger 이기 때문이다. 그러므로 회로를 설계할때 up counter을 만들고 싶으면 앞단의 Q값을 다음단의 clock로 입력해주면 되고 down counter을 만들려면 값을
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카운터: 가장 많이 사용하는 카운터로 jk 플립플롭의 토글되는 현상과 클리어
를 이용하여 여러 가지의 다양한 카운터를 만들 수 있다. ex) 2 비트
동기식 카운터,4비트 10진 카운터 등등 여러 가지의 카운터가 있다.
- cascaded counter : 두개의 카운
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카운터 계수 동작표
클록 펄스(Cp)
D
C
B
A
0
1
2
3
4
5
6
7
8
9
10`
10
11
0
0
0
0
0
0
0
0
1
1
1
0
0
0
0
0
0
1
1
1
1
0
0
0
0
0
0
0
1
1
0
0
1
1
0
0
1
0
0
0
1
0
1
0
1
0
1
0
1
0
0
1
2. VHDL로 구현한 프로그램 code
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
entity counter
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사용하고 오전오후 표시는 2진으로한다.
각자리가 한번 모두 카운트 된 후 다음 상위단계가 카운트되도록 조건을 준다. 1. 설계목표
2. 전체 시스템 개요
3. Counter
4. Flip Flop
5. 블록별 회로설계
6. Timing Diagram
7. 설계 후기
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Counter IC인 7490과 BCD to 7-segment Decorderd인 7447을 이용하여 7-segment에 표시하는 27진 카운터를 설계하고 계수 결과를 확인한다.
2.목적
비동기식 N진 카운터를 이용하여 IC의 사용방법을 알고
카운터설계를 바탕으로 7447 7490 7-segment 의 기능을 이해한
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연산
4-3-1 래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
4-3-2 레지스터와 카운터
(1) 레지스터(register)
(2) 카운터(counter)
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●베릴로그(Verilog)
- HDL 정의
- HDL을 이용한 설계
- HDL 시뮬레이션
- HDL과 프로그래밍 언어의 비교
CPLD
- CPLD의 정의
- CPLD CPU 종류
FPGA
- FPGA의 정의
- FPGA의 특징
- FPGA 구조
FPGA와CPLD의 차이
1. 프로그램의 차이
2.
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카운터(ring counter)나 존슨 카운터(John counter)를 만드는데 사용하여 일정한 형태를 반복하는 디지털 파형을 만드는데 사용할 수도 있다. 링 카운터와 존슨 카운터를 간략하게 설명하는 것이 [그림 8-2]이다. 그림에서 보는 바와 같이 링 카운터는
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카운터(ring counter)나 존슨 카운터(John counter)를 만드는데 사용하여 일정한 형태를 반복하는 디지털 파형을 만드는데 사용할 수도 있다. 링 카운터와 존슨 카운터를 간략하게 설명하는 것이 [그림 8-2]이다. 그림에서 보는 바와 같이 링 카운터는
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또 다른 비동기 십진 계수기이고 54/74160, 54/74162, 54/74192들은 모두 널리 사용되고 있는 동기식 십진 계수기이다. 이것 들은 특정한 특성을 가지고 있으므로 각 데이터 시트(data sheet)를 참고하면 된다. 1/ 목적
2/ 이론
3/ 실험 준비사항
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