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조도는 전구에서부터 거리가 2배 증가하면 1/4, 3배 증가하면 1/9가 됨을 알 수 있는데, 거리의 제곱에 반비례한다는 것으로 알고 있지만, 실험에서 측정된 값을 보면 그렇지 못하다는 것을 알 수 있는데, 이는 실험할 때 정확도를 높이기 위해
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험 1>과 <실험 2>는 QA와 QB의 출력값이 High가 될 때마다 Y0, Y1, Y2, Y3값도 한번 씩 High값을 출력하는 것을 알 수 있다. 먼저 0~80ns 구간을 보면, QA가 High로 출력된 구간 10~20ns에서 Y1이 출력되었고, QA, QB가 같이 High로 출력되는 구간 30~40ns에서 Y
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알 수가 없어 진리표를 따로 작성하지않고, 이렇게 회로 구성과 결과값만 첨부한다.
3) 다음 회로를 구성하여 R-S, Q, 의 관계를 관찰하여 R-S 플립플롭의 동작을 설명하라. 회로 구성 및 입·출력 값.
고찰
이번 시뮬레이션은 RS 플립플롭의 동작
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dge trigger 동작의 차이점 - Level Trigger는 CLK 신호가 정확히 High나 Low 일 때 작동(래치)하는 반면에, Edge Trigger는 CLK 신호가 상승 에지나 하강 에지일 때 작동(플립플롭)한다. (2) D latch와 D flip-flop의 차이점 - D latch는 레벨트리거로서, CLC가 enable 상태
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끼리 한쪽으로 묶어서 사용하여야 한다. - 멀티미터기 : 전압, 전류, 저항 값등을 측정하는 장치. - 브레드보드판 : 가로, 세로로 전류가 통할 수 있게 미리 만들어 놓은 판으로써 원리를 알면 좀 더 빠르게 측정 할 수 있도록 도와준다.
이번 실
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s에서 처음 Low값을 출력, 그 이후에 80.0~150.0ns까지 High값을 출력.
Y1의 경우 - 10.0~20.0ns에서 처음 Low값을 출력, 그 이후에 20.0~90.0ns까지 High값을 출력.
Y2의 경우 - 50.0~60.0ns에서 처음 Low값을 출력, 그 이후에 60.0~130.0ns까지 High값을 출력.
Y3의 경우 -
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실험이었다. 특히 이번 실험에서는 회로가 복잡하여 진리표대로 값이 나오질 않아 고생을 많이 한 실험이었다. 물론 속도 면에서는 실험 1,2장보다는 빠르게 진행할 수 있었지만, 한 번 회로가 잘못 구성되어지면 수정하는 데 골머리를 앓아야
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각해 볼 수 있다. 세 번째 이유로는 저항들끼리 겹쳐져서 합선되는 경우였다. 이 부분에 대해서는 나중에 해결을 하였지만, 그래도 결과가 제대로 나오진 않았다. 네 번째 이유로는 7-Segment LED 장치의 자체적인 문제로 볼 수 있는데, 이번 실험
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되었을 수도 있었을 텐데 라는 생각이 많이 드는 설계였다. 결과가 제대로 나오지 않고, 시간도 너무 부족했던, 그리고 여러 가지가 아쉬웠던 설계였으므로, 다음 설계(뿐만 아니라 다음 실험들도)부터는 최대한 만족스러운 결과가 나오기 위
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하지만 조교님께서 다른 회로 사진을 구해서 설계를 구성하라고 하셔서 인터넷에 Positive Edge Triggered Master-Slave D Flip-Flop를 검색하여 회로를 찾아 설계에 임하였다. 다행히 예비보고서를 다시 작성하지 않아도 된다고 하셔서 큰 부담 없이 설계
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