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회로해석
-강의자료 1. 설계 프로젝트 목적 -P.3
2. 설계 프로젝트 목표 -P.3
3. 설계 프로젝트 구성요소 및 제한 요소, 구현 사양 (spec) -P.3
4. 설계 프로젝트 운영 계획 및 실적 -P.3
5. 설계프로젝트 진행 일정 계획 및 실적 -P.4
6. 관련 이론
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실험 / 이병기 / 喜重堂 / 1992. 2. 25 / p.93 ~ p.104
③ 디지털 시스템 / 송상훈 외7명 / 인터비젼 / 2005. 3. 28 / p.288 ~ p.293
④ http://blog.naver.com/jinaur?Redirect=Log&logNo=150009035765 1. 목적
2. 이론
3. 사용기기 및 부품정보
4. 실험과정 및 결과예측
5.
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실험 시 작용하는 다른 요소들을 고려해 보았을 때에, 수 V의 여유를 더 주어야 한다고 생각했다. 그림은 실험시 사용할 Op-Amp는 741 IC칩의 datasheet이다. 과도한 입력전압을 가해줄 시 칩이 타버리는 경우가 있으니 조심하여야하고, 칩에는 고정
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정하고 주파수는 각각 , , 에 대해 각 전압의 phasor를 (즉 크기와 위상) 측정한다. 과 는 실험 4.1에서 측정한 부품을 사용하시오. 각 저항 값을 측정하여 이론값을 계산할 때 사용하시오.
(2) 각 주파수에 대해 전압의 크기 및 위상을 측정하시오.
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실험 및 고찰 에서 설명함.)
풀이)
첫 번째 단 (Q1)은 RE1이 있는 전압분할 바이어스 공통 이미터 회로이다. 두 번째 (Q2,Q3)는 달링턴 이미터 폴로어이며 스피커가 부하이다.
1)첫 번째 단
Rc1 = Rc∥[R3∥R4∥Bac(Q2)Bac(Q3)(Re2∥RL)]
= 1.0㏀∥[5.1㏀∥15㏀∥(
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실험에서 직렬회로를 연결하여 측정한 실험이었기 때문에 저항값은 Rt=R1+R2+R3+..이라는 8장과 같은 식으로 계산을 하였다.
7. 실험 소감
실험을 한 첫주였기 때문인지 실험이 생각보다 마음 먹은 대로 잘 되지 않았고 진행속도가 느렸다. 7~8장
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논리게이트를 이용 설계한다.
5. 설계도
6.패턴도 작성
7. 프로젝트 추진 일정 : 2008, 3, 17 ~ 2008, 6, 30
월
내 용
3월
4월
5월
6월
작품구상
3/17 ~ 4/27
회로도 작성
회로도 수정
4/30 ~ 5/18
5/18 ~ 5/25
부품구입
5/30
제작
6/2 ~ 6/9
테스트 및 수정
6/10 ~ 6/13
완
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회로이며, 참조로 사용할 수 있다. exp-08f01 파일과 exp-08f02 파일은 결함이 있는 파일이다. 이들 회로의 논리 표시기를 분석하고, 가장 가능성이 있는 원인을 찾아 실험 보고서에 기술하여라.
실험 8 보고서
실험 목표 :
BCD 무효코드 검출기에 대
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리 출력(Y)
(V)
A(V)
B(V)
0
0
0
5
0
5
0
5
5
0
5
0
5
5
5
0
5. 기초실험 (2)의 실험결과에 대한 타이밍도를 그리시오.
A
B
C
X
6. 다음 OR 게이트 회로의 논리식을 쓰시오.
X = ((A+B)+C)+D
Y = (A+B)+(C+D)
7. 다음 AND 게이트 회로의 논리식을 쓰시오.
X = ((AB)C)D
Y = (AB)(CD)
8.
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Decoder와 7-segment를 이용한 7-segment 구동 회로를 설계하라.
7-segment 구동 회로도 없음
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