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주파수에서 low power이다.
·CMOS power는 주파수와 함께 증가한다.
EXERCISE 8-2. TTL and CMOS Dynamic Characteristics
EXERCISE OBJECTIVE
TTL과 CMOS gate의 transition time과 propagation delay를 결정한다.
DISCUSSION
·transition time은 10%에서 90%까지 움직이기 위한 digital 신호가
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회로를 연결하고 진리표를 작성하라.(pin 1, 15는 접지에 연결)
5
(3) <그림 9.4>와 같이 회로를 연결하고 진리표를 작성하라.(pin 1, 15는 접지에 연결)
(4) <그림 9.5>를 연결하고 진리표를 기입하라. 실험목적
실험이론
실험준비물
실
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회로를 연결하고 진리표를 작성하라.(pin 1, 15는 접지에 연결)
5
(3) <그림 9.4>와 같이 회로를 연결하고 진리표를 작성하라.(pin 1, 15는 접지에 연결)
(4) <그림 9.5>를 연결하고 진리표를 기입하라. 실험목적
실험이론
실험준비물
실
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의 드레인 포화전류는 라고 표시하며, , ,의 사이에서
의 관계가 성립된다. FET의 3정수인 증폭정수 μ, 드레인저항 , 상호컨덕턴스 은 다음과 같이 정의 된다.
Common Source의 경우에 대해서만 실험하며 CS에 대한 회로를 보면
<그림1. 소스공통 FE
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Chapter 1. 관련 이론(Theoretical Background)
◎ 회로의 주파수 응답
정현파 주파수가 변화할 경우 정현파 입력신호에 대한 회로 정상상태 응답에 대한 설명이다. 또한 입력 주파수 변화에 따라 출력신호의 Gain과 위상차가 변한다. 전달함수를 이용
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PSpice 모의실험 - Ch.2 반파 및 전파 정류, 클램퍼 회로
PSpice를 통해 주어진 회로를 구성하여 시간 영역(과도)해석을 수행하라. 또한, 회로의 schematic 및 입력전압(Vin), 출력전압(VO)의 파형을 해당 표에 포함하여 시뮬레이션 결과의 적절성을 보여
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Chapter 1. 관련 이론(Theoretical Background)
◎ 직렬 공진회로
(그림 1) (그림 2.a) (그림 2.b)
저항 성분이 없는 순수한 LC회로는 극단적인 주파수 응답특성을 보이기 때문에 실제로 저항을 결합하여 사용한다. 즉 (그림 1) 직렬 RLC회로의 저항 R
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회로와 유사한 방식으로 공명한다. 저항은 진동을 감쇠시킨다. 저항은 또한 최대 공진 주파수를 감소시킨다. 전기회로에 저항이 포함되어 있지 않더라도 약간의 저항은 실제 회로에서 존재한다. 이상적인 순수 LC 회로는 이론적으로만 존재하
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PSpice 모의실험 - CH.5 FET 바이어스 회로 및 FET증폭기
PSpice를 통해 주어진 회로를 구성하여 시간 영역(과도)해석을 수행하라. 또한, 회로의 schematic 및 입력전압(), 출력전압()의 파형을 해당 표에 포함하여 시뮬레이션 결과의 적절성을 보여라. 의
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PSpice 모의실험 - CH.8 차동 증폭기 회로
PSpice를 통해 주어진 회로를 구성하여 시간 영역(과도)해석을 수행하라. 또한, 회로의 Schematic과 차동모드(Differential-mode)와 동상모드(Comnon-mode)에서 각각 입력-출력전압들(vi+, vi-, vo1, vo2)의 파형을 해당 표
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