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of door_lock_mod_tb is
component door_lock
port ( clk : in std_logic;
rst : in std_logic;
ps_start : in std_logic;
ps_end : in std_logic;
ps_mod : in std_logic;
ps_num : in std_logic_vector (3 downto 0);
door_open : out std_logic;
alarm : out std_logic );
end component;
signal clk : std_logic;
sign
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<= \'0\'; SEG2_COM2 <=\'1\'; output (6 downto 0) <= \"1111101\";
when x\"7\" => SEG2_COM3 <= \'0\'; SEG2_COM2 <=\'1\'; output (6 downto 0) <= \"0000111\";
when x\"8\" => SEG2_COM3 <= \'0\'; SEG2_COM2 <=\'1\'; output (6 downto 0) <= \"1111111\";
when x\"9\" => SEG2
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gnizer;
architecture behave of string_recognizer is
-- Xilinx에서 입력을 클럭 신호와 같은 방식으로 사용하기 위해 IBUF component 사용
component IBUF
port(O : out std_ulogic;
I : in std_ulogic);
end component;
--내부 신호 및 상태 스트링 선언
type st_str is (s0, s1, s2, s3, s4, s5)
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플립-플롭(Flip-Flop) vs. 래치(Latch)
플립플롭과 래치는 두개의 안정된 상태 중 하나를 가지는 1비트 기억소자
플립-플롭
클럭신호가 Rising 할 때만 출력값이 변함.
Edge-triggered 방식으로 동작
래치
Enable 제어신호가 ‘1’인 동안에 SR입력이 변
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el_read <= ~DUT_sel_read;
end
end
sram_mosaic Sram_write(
.addr(addr_write),
.clk(clk),
.din(D_out),
.dout(),
.we(we_write)
);
sram_mosaic Sram_read(
.addr(addr_read),
.clk(clk),
.din(),
.dout(D_in),
.we(we_read)
);
endmodule
Test Bench
module TB_SramReadTest();
parameter
addr_width = 18,
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디지털신호로 변환하여 사용하는지, 양자화가 실생활에서 얼마나 많이 이루어지는지 알게 되었다. 양자화의 개념은 앞으로 디지털 논리 과목을 수강할 때뿐만 아니라 컴퓨터 공학도로서 꼭 필요한 것이기에 매우 뜻 깊은 과제였다. 양자
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와 K는 SR 플리플롭의 S와 R에 해당
J = K = 1일 때 Q\'(t)를 출력
4) D 플리플롭
한 개의 입력을 가짐
D = 0이면 출력은 0, D = 1이면 출력은 1로 변화
단일 비트 저장용으로 유용함
5) T플리플롭
JK 플리플롭의 JK를 하나로 묶어서 T로 표시
T=0 이면
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EXPERIMENT 1 Basic Gates
1. 실험 목적
⑴ AND, OR, NOT, NAND, NOR, XOR 게이트를 이용하여 각각의 입력 값을 넣었을 때, 출력되는 값이 어떻게 달라지는지 실습한다.
⑵ AND, OR, NOT 게이트를 서로 범용하여 연결하면 어떤 결과가 얻어지는지 실험을 통하여
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논리수준 시뮬레이션
Ⅳ. 회로 시뮬레이션(SPICE)
Ⅴ. 컨테이너 터미널의 객체지향 시뮬레이션
1. 시스템 분석
2. 객체지향 시뮬레이션 방법
Ⅵ. 선박조종 시뮬레이션
1. 선박조종 시뮬레이션의 개념
2. 선박조종 컴퓨터시뮬레이션의 오
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되도록 충전하고, 이후에는 스위치가 열려서 일정한 전압이 유지되면서 이 전압이 버퍼를 통하여 비교기로 입력되어 변환이 수행된다.
< 참고문헌 >
- DigitalDesign, J.F.Wakerly 저, PrenticeHall, 2006 < 목 적 >
< 질문사항 >
< 참고문헌 >
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