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회로이다. 그림 7-7을 부울식으로
표현하여 정리하면
X=1·A
⇒
X=0+A
⇒ X=0+A=A 으로 표현되고, 이는 부울대수
기본법칙 1. A+0=A를 나타낸다.
즉, 그림 7-1과 7-7의 회로는 등가이다. 실험 주제
실험에 사용된 부품
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조절하는 회로를 설계해보는 실험등) 에 대한 실험도 해 볼수 있는 기회가 있었으면 한다. 목적
결과
(1) 4-to-1 멀티플렉서
(2) 1-to-4 디멀티플렉서
(3) 논리함수의 구현
(4)멀티플렉서와 디멀티플렉서의 중첩사용
Discussion
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회로를 설계하고 구성하라. 디스플레이로는 LED 1개와 전류 제한용으로 저항 330Ω을 사용하라. 펄스폭이 설계 내용과 대략 같은지를 검사하라. 보고서에 회로를 그려 넣고 실험 결과를 기술하라.
모의실험&실험예측(PSPICE Simulation)
▶ 비안정 멀
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발생하는 캐리값이다.
모든 실행이 끝나면, endmodule 키워드로 모듈을 종료한다. ① Verilog HDL(Verilog Hardware Description Language)
① - ⅰ. Module
① - ⅱ. Port
① - ⅲ. Nets, Registers, Vectors
① - ⅳ. 기타 사항
② ModelSim
③ 32-bit adder의 설계
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출력값을 인가
SEG_COM : 한 SET의 신호를 8개의 7-SEGMENT 중 출력될 7-SEGMENT에 할당
module part5(DIP_D,SEG_DATA,SEG_COM,CLK,RESETn); 설계목표 1-3
회로도 및 알고리즘 1-2
verilog code and annotation 1-9
pin assignment table 1-10
simulation result 1-3
실험시 유의사항
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회로도 (i)를 구성하고 J, K를 표 7과 같이 변화시키면서 CLK 신호를 가해 Q와 의 논리상태를 측정하여 표 7(a)에 기록한다.
(11) 회로도 (i)대신 7476 JK flip-flop을 사용하여 절차 (10)을 반복하고 표 7(b)에 기록한다. 1.실험제목
2.목적
3.이론
(1)
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입력에 저전압 공급
(b) 입력에 고전압 공급
[그림] 표준 TTL NAND 게이트 동작
3. 참고 자료
디지털 논리와 설계, 유황빈 (정익사) 600-607page
디지털 工學實驗, 구성모 외 5인 공저 (복두출판사) 149-152page 1. 목적
2. 참고 사항
3. 참고 자료
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회로로 구성. 입력단자:1,2,4,5,9,10,12,13번, 출력단자:3,6,8,11번.
*74LS02: 4개의 NOR회로로 구성. 입력단자:2,3,5,6,8,9,11,12번, 출력단자:1,4,10,13번
*74LS86: 4개의 XOR게이트로 구성. 입출력단자는 74LS00과 동일하다.
3. 실험 준비물
디지털 멀티미터(HP 34401A) 1
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회로를 그려서 BCD 덧셈에 대해서 나타내려 하니 어려웠습니다. 회로도에서도 마치 C언의 if 문과 같은 역할을 하는 논리 게이트를 구연해보니 신기하였습니다.
우선순위 Encoder 같은 경우에 그리 어려운 내용이 아니 여서 금세 마무리 할 수 있
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회로도는 write port가 하나인 회로도로, 이 실험에서는 두 port를 구현해야 한다.
write port의 enable값과 decoder를 통해 나오는 bit, 그리고 모듈 자체의 clock값을 AND게이트로 통과시켜 clock을 발생시키고, 해당 clock에서만 register data의 입력이 일어나도
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