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0으로 변할 때)가 입력 전압이 1에서 0으로 변할 때(출력 전압이 0에서 1로 변할 때)보다 지연 시간이 더 길다.
(4) 게이트를 사용하여 만든 2x4 디코더의 기능에 대해 설명하고, 그 정의에 따라 진리표를 만들고, 2x4 회로도를 설계하라.
디코더는
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자료 값을 조사하고 그 정의를 적어라.
74LS73 JK 플립플롭 회로도 및 시간값들
74S74 D 플립플롭 회로도 및 시간값들
Tsu
Set up 시간. Sampling이 일어나기 전까지 입력이 올바로 인식되는 데 필요한 최소한의 시간
Th
Hold 시간. Sampling이 일어난 이후
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리시오. 단, CLK 입력에 클럭 입력 대신 버튼 스위치를 연결하여 버튼을 누를 때마다 카운트가 증가하도록 설계하시오. 또한, Q1, Q2, Q3출력 신호에 LED를 연결하여 카운터의 상태에 따라 LED에 불이 들어오도록 회로도를 그리시오.
8진 비동기 카
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1 값을 설계하시오.
f = R2/2VthR1 * [ -Rb1Vc/R1C(Rb1+Rb2) + Rb1Vc/R2C(Rb1+Rb2) ]
= R2/2VthR1 * [ -Rb1Vc/C(Rb1+Rb2) * (1/R1-1/R2) ]
Vth = 2.5,Vc = 1, R1 = 200 Ω, R2 = 100 Ω, RB1 = 20 ㏀, RB2 = 20 ㏀
따라서 주파수가 2 ㎑가 되도록 C1 값을 설정하면 C1값은 125 ㎋ 이다.
(6) 슈미츠 회
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알 수 있다.
FFT plot
발진 주파수 1.1668kHz에서 Loop gain Av = 14.455/15 = 0.963 (대략 1)이 됨을 알 수 있다.
▣ 그림 2와 같이 다이오드를 사용하여 Wien bridge 발진기를 안정화 할 수 있다. Wien bridge 발진기의 출력을 안정화하는데 다이오드가 어떤 역할을
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때의 주기는 대략 69.32us이고, 주파수는 14425.85Hz이다.
따라서 Vco의 이득은 (21739.13-14425.85 / 5-2.5) = 2925.312 Hz/V 이다.
(5)Loop Filter의 cutoff frequency (1/2πRC)가 높아질 경우와 낮아질 경우에, PLL 응답 특성의 변화를 예상하고 그 이유를 제시하시오.
simula
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.
하지만 PSPICE에서 R2의 저항값을 R1의 저항값의 2배로 설정하고 simulation을 돌리니 원하는 출력전압값이 나오지 않았다. R1과 R2의 비를 더 크게 설정(4.5배)하니까 회로가 정상적으로 동작 하였다.
따라서 회로에서는 R1 : 10㏀ R2 : 45㏀을 사용하
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자료 값을 조사하고 그 정의를 적어라.
74LS73 JK 플립플롭 회로도 및 시간값들
74S74 D 플립플롭 회로도 및 시간값들
Tsu
Set up 시간. Sampling이 일어나기 전까지 입력이 올바로 인식되는 데 필요한 최소한의 시간
Th
Hold 시간. Sampling이 일어난 이후
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어서 2N3019를 사용하였다.
Vc = 0.5V (Run to time = 0.5m)
Vc = 15V (Run to time = 0.08m)
주기 : 180us 주파수 : 5.5kHz
주기 : 50us 주파수 : 20kHz
Vc 값이 증가함에 따라 주기는 감소하고 주파수 값이 증가함을 알 수 있다.
(5) Vco의 중심 주파수가 2 ㎑가 되도록 회로
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