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조의 회로를 보고 재구성했다는 점이 상당히 아쉬운 실험이었다. 그리고 실험 13.1과 실험 13.4를 하지 못하였다는 점도 큰 아쉬움으로 남는 실험이었다.
3. 실험 13의 고찰 문제
1) 실험 4에서 CLK 입력이 어떤 상태일 때 A=B=C=D=0의 clear가 되는가?
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이유로는 반도체 소자의 경우 정전기와 같은 것들에 굉장히 약하다고 한다. 아마 이 부분에서도 결과 값에 오차를 생기게 하는 원인이 되는 것 같다. 그리고 실험 2와 실험 5-(b)의 결과를 보면 다른 실험들에 비해 오차값이 조금 더 커지는 것
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실험 방법1) 다음 그림의 회로를 구성하고, 진리표를 구하여 표로부터 D0 D3의 논리식을 AB로 나타내어라.
2) 다음은 7-segment의 진리치표이다. 회로를 구성하여 7-segment LED를 구동 확인하고 0 9숫자의 논리식을 표시하라.3) 세 번째 실험은 이번 실
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플롭(flip-flop)회로라 부르기도 한다.4) 일 때, 값을 계산하여라. -
- 이번 실험은 설계도 같이 해야 하기 때문에 <실험 7~11>만 실험하였다. <실험 7~11>에서는 회로를 구성하는 데 있어 다소 복잡한 회로 구성이었다. 주요 내용은 555소자 3
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조도는 전구에서부터 거리가 2배 증가하면 1/4, 3배 증가하면 1/9가 됨을 알 수 있는데, 거리의 제곱에 반비례한다는 것으로 알고 있지만, 실험에서 측정된 값을 보면 그렇지 못하다는 것을 알 수 있는데, 이는 실험할 때 정확도를 높이기 위해
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험 1>과 <실험 2>는 QA와 QB의 출력값이 High가 될 때마다 Y0, Y1, Y2, Y3값도 한번 씩 High값을 출력하는 것을 알 수 있다. 먼저 0~80ns 구간을 보면, QA가 High로 출력된 구간 10~20ns에서 Y1이 출력되었고, QA, QB가 같이 High로 출력되는 구간 30~40ns에서 Y
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알 수가 없어 진리표를 따로 작성하지않고, 이렇게 회로 구성과 결과값만 첨부한다.
3) 다음 회로를 구성하여 R-S, Q, 의 관계를 관찰하여 R-S 플립플롭의 동작을 설명하라. 회로 구성 및 입·출력 값.
고찰
이번 시뮬레이션은 RS 플립플롭의 동작
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dge trigger 동작의 차이점 - Level Trigger는 CLK 신호가 정확히 High나 Low 일 때 작동(래치)하는 반면에, Edge Trigger는 CLK 신호가 상승 에지나 하강 에지일 때 작동(플립플롭)한다. (2) D latch와 D flip-flop의 차이점 - D latch는 레벨트리거로서, CLC가 enable 상태
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끼리 한쪽으로 묶어서 사용하여야 한다. - 멀티미터기 : 전압, 전류, 저항 값등을 측정하는 장치. - 브레드보드판 : 가로, 세로로 전류가 통할 수 있게 미리 만들어 놓은 판으로써 원리를 알면 좀 더 빠르게 측정 할 수 있도록 도와준다.
이번 실
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s에서 처음 Low값을 출력, 그 이후에 80.0~150.0ns까지 High값을 출력.
Y1의 경우 - 10.0~20.0ns에서 처음 Low값을 출력, 그 이후에 20.0~90.0ns까지 High값을 출력.
Y2의 경우 - 50.0~60.0ns에서 처음 Low값을 출력, 그 이후에 60.0~130.0ns까지 High값을 출력.
Y3의 경우 -
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