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결과를 얻을 수 있을 것이다.
5. 설계
아래 회로를 참고하여 다음 규격을 만족하는 전자오르간을 설계한다.
주파수 : 440 Hz(기준 주파수:라), 시, 도, 레, 미, 파, 솔, 880 Hz(라)
출력 신호 : 1Vpp이상의 근사 정현파
출력 부하 : 8 스피커
주파수 정확
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전류가 잘 통과해서 전압 이득이 높아진다. 저역 통과회로는 고역 통과회로와는 반대로 주파수가 낮을 때 전류가 잘 흘러서 전압 이득이 커지게 된다.
결과보고서
<2008 일반전자 공학 실험>
-연산증폭기-
강남준 조교님 반 없음
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증폭기
-(10/10x5 + 10/10x5) = -10V
위의 이론값들에서 약간의 오차가 나게 결과값이 나올 것으로 예상된다.
3. 참고문헌
- 전기 전자 개론 (광명)
- 일반 전자 공학 (삼원출판)
- 전기 공학 (학문사) ※실험제목 : OP-AMP(연산 증폭기)의 작동원리 이
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결과 및 분석
1) 실험34 : 4단자 회로망
1) 전류치
실험 회로도
시뮬레이션 결과
분석 : 우선 I1이 0.5mA다 될 때의 V1의 값을 찾기 위하여 DC sweep을 통하여 0-5V까지 범위를 가해주어 측정을 하였다. 그래프에서 확인한 값은 2.51V였다.
실험회로도
시
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드레인 전류는 같아진다. 전류원은 효과적으로 의 영향을 배제시키며 비록 각 Q점에서의 가 다르더라도 드레인 전류에는 더 이상 영향을 미치지 못한다.
공통 소스 증폭기 회로도
공통 소스 증폭기 시뮬레이션 1. 목 적
2. 이 론
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레포트를 마치겠습니다. 실험을 하면서 RLC회로의 전반적인 이론과 더불어 실험에 많은 도움을 주신 김성열 조교분께 감사의 말을 전합니다. 수고하셨습니다. □ 실험 과정
□ 실험 결과
□ 실험 과정
□ 실험 결과
□ 실험 과정
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레포트.hwp………………………………………………………7p
아날로그 및 디지털 회로 설계 실습
-예비레포트-
10. 4-bit Adder 설계
1. 목적
2. 설계실습 계획서
전자신문.hwp…………………………………………………………………2p
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비해 꾀 큰 크기의 출력 전압이 나타났다. 12배 혹 20배까지 큰 크기의 출력 신호가 나왔다.
5. 참고문헌
전자통신연구회 편, 『전자통신기초실험』, 도서출판 상학당, 2009, pp363-365. 1. 적분기
2. 미분기
3. 검토사항
4. 고찰
5. 참고문헌
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높아지면 전류가 잘 통과해서 전압 이득이 높아진다. 저역 통과회로는 고역 통과회로와는 반대로 주파수가 낮을 때 전류가 잘 흘러서 전압 이득이 커지게 된다.
결과보고서
<2008 일반전자 공학 실험>
-연산증폭기-
강남준 조교님 반
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4명, 두양사, 2006년,
20장 링 시프트 카운터와 존슨 시프트 카운터
[사 이 트] 공주대학교 가상강의실 : http://princess.kongju.ac.kr/
-- 이론적 설명 부분 참조 (회로도 및 그림 부분) 이번 학기 레포트의 가장 큰 도움이 되 었던 사이트입니다.^^
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