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3주차
관련 자료 수집
관련 이론 연구
회로도 제작
부품 구입
회로 결선
회로 Test 및 문제점 분석
작품 제작
보고서 작성
결과 PPT 발표
5. 소요부품 1.설계목표
2.관련이론
3.회로도
4.역할분담 및 제작일정
5.소요부품
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트랜지스터의 증폭작용 그림 4. 증폭된 파형이 찌그러지는 경우
(4) Miller Effect
3. 시뮬레이션
1) 회로도
2) 결과1 (C1 = 0.1uF)
2) 결과1 (C1 = 0.01uF)
- 소자의 수치에 따라 결과그래프의 변화를 관찰하기 위해 C1의 값만 조정해 보았다. 그래프에서와 같
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바이어스 전류 전압, 저항 기타 소자 값 등이 모두 달라지게 된다. 따라서 분석을 위해 책에 있는 바이어스 값들 및 기타 가정 사항을 식에 넣어 계산을 해보고 분석해보았다. 1. 741opamp 동작원리 (책 내용 분석)
1. 회로도
2. 트랜지스터
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트랜지스터
11장. 공통 이미터 회로에서의 전류이득
12장. 트랜지스터 데이터와 공통 이미터 회로에 대한 컬렉터 특성
14장. 이미터 접지 증폭기의 바이어스와 증폭도
15장. 이미터 접지 증폭기의 임피던스, 전력 및 위상
17장. 이미터 폴로워
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결과 VcE = 288.8[mV]
시뮬레이션 결과 Ic = 711.2uA
Vcc= = 1.3v 일때 Vcc= = 1.5v 일때
Vcc= = 2v 일때Vcc= = 2.5v 일때
Vcc= = 3v 일때Vcc= = 5v 일때
Vcc= = 10v 일때Vcc= = 15v 일때 1). 실험목적
2). 실험 이론
1. 트랜지스터 데이터
2. 트랜지스터와 그 응용의 간단
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결과
파란선이 Vout, 빨간선이 V(V2:+)입니다.
③ RL을 10K옴으로 대치하였을 때의 결과
파란선이 Vout, 빨간선이 V(V2:+)입니다.
5. 데이터 시트
※이번에 사용한 소자는 트랜지스터 2N3906입니다.
6. 실제 실험 결과
① 그림 10-2 회로에 대한 파라미터들.
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, 트랜지스터의 VBE = 0.7V 이다) 1. 목적
2.예비지식
a. 대신호 동작
b, 소신호 동작
c. 정전류 전원
3. 준비
3.1 대신호 동작
3.2소신호 동작
4. 기기 및 부품
5. 실험
5.1 대신호 동작
5.2소신호 동작
6. Pspice 실험결과
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트랜지스터 모델을 사용하여 연산 미분기를 시뮬레이션한 결과 이득 여유(gain margin)은 15dB이고, 위상 여유(phase margin)은 5° 정도로 발진하기 쉽다
연산 미분기의 고주파 잡음에 대한 민감성과 회로의 불안정성은 높은 주파수 대역에 영점을
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보고서 107
4. 실험기자재 및 부품 108
5. 실험방법 및 순서 108
6. Simulation 109
7. 실험 결과 110
실험 10. 555 타이머(555 Timer) 112
1. 실험 목적 112
2. 기초이론 112
3. 예비 보고서 115
4. 실험기자재 및 부품 119
5. 실험방법 및 순서 119
6.
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나타났다. 다음으로 캐퍼시터를 22uF으로 교체하고 실험하였다. 이때는 출력전압은 더욱 줄어들었는데 리플은 늘어났다. 전류는 더 줄어들었다. 이 결과는 출력전압은 부하저항에 의하여 합성저항 값이 줄어들어 분배되는 전압이 줄었기
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