|
플립플롭에서의 용어 정리
1) 준비시간, 유지시간 : setup time, hold time 이라고 한다. 순차논리회로의 기본소자는 플립플롭으로서 이 소자는 클럭이라는 입력이 변화하는 순간에만 또 다른 입력값(예를들면, D, T, J, K)의 상태에 따라 출력값이 결
|
|
|
논리회로는 간단하게 말해서 그냥 AND,OR gate로 구성된 회로이다.
순서논리회로는 쉽게 말해 플립플랍이라는 동기소자가 들어가있는 회로를 말하는 것이다. 1. 실험목적
2. 이론
플립플롭에서의 용어 정리
3. 실험기구
4. 실험절차
|
|
|
플립플록은 오로지 클럭이 Low
에서 High로 되는 순간의 D의 값만 Q에 나타난다. 그 외에는 어떤 D의 변화에도 출력
Q는 변하지 않는다.
래치와 플립플록의 비교
순차 회로를 접할 때마다 항상 등장하는 것이 바로 래치와 플립플롭이다. 래치와 플
|
|
|
입력 신호를 받아들여 정확한 디지털 값을 출력하게 되므로 해결 가능해진다.
⑨클록 플립플랍 : 클록의 변화에 의해서만 출력의 상태가 바뀌는 플립플랍이다. 클록은 일정한 주기로 펄스파형을 만들기 때문에 내부에 에지를 검출하는 회로
|
|
|
,K 모두 0 일 때와 같이 상태를 그대로 유지하고 1이 입력되면 J-K 플립플랍에서 J,K 모두 1 일 때와 같이 출력은 반전되어 나타난다. 실제로 1을 입력하자 LED는 J-K 플립플랍 처럼 깜빡거렸다. 깜빡 거리는 상태에서 T를 0으로 바꾸면 상태를 그대
|
|
|
플립플롭|작성자 enly 4 - 3 수치적 연산
4-3-1 래치(latch)와 플립플롭(flip-flop)
(1) 비동기식 S-R 래치(latch)
(2) 동기식 S-R 래치와 S-R 풀리풀롭
(3) D 래치와 D 풀리풀롭
(4) J-K 풀리풀롭
(5) T 풀리풀롭
4-3-2 레지스터와 카운터
(1) 레지
|
|
|
플립플랍이 2개인 것을 이용하여 DELAY를 주어 보았지만 이것 역시 마음대로 쉽게 되지는 않았습니다. DUTY TIME이 20%라는 예기는 동작시간이 줄어든다는 예기로 FALLING TIME이 빨라진다는 것을 의미하는 것 같았지만 막상 회로를 구현 하는데 있어
|
|
|
했다.
< 결과분석 >
입력에 1을 입력하면 첫 번째 플립플랍의 출력에서 연결한 LED부터 불이 들어온다. 약 1Hz의 클록이 입력되어 있기 때문에 약 1초마다 Data가 다음 플립플랍으로 이동된다. Q0에는 계속해서 High가 입력되고 Q0는 약 1초마다
|
|
|
플립플랍을 이용한 것과 같다. 파형을 보면 클록이 상승될 때에만 출력값이 변하는 것을 볼 수 있고 클록이 올라가기 전까지는 그 이전의 값을 유지하고 있다. 위에서 보면 클록의 한 주기만큼 그 이전의 값을 저장하고 있는 것이다. 따라서, 4
|
|
|
Library IEEE;
use IEEE.std_logic_1164.all;
entity tb_reg_8 is
end tb_reg_8;
architecture tb_behave of tb_reg_8 is
signal D : std_logic_vector(7 downto 0);
signal CLK : std_logic :='1';
signal RST : std_logic;
signal Q : std_logic_vector(7 downto 0);
component reg_8
port(
D : in std_logic_vector(7 do
|
|
메뉴펼치기
