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Vcc/3이하가 되면 COMP2의 출력이 높아져 플립플롭을 리셋시킨다. 결국 이 트랜지스터가 OFF 되어 커패시터는 충전된다.
그림 9-3. 555를 이용한 단안정 회로구조
커패시터가 충전되어 Threshold 입력이 비교기의 기준전압 2/3Vcc 이상이 되면 비교기는
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Q. J·K플립플롭을 이용한 디지털 시계 만들기.
A. J·K플립플롭은 하나의 비트값을 지속적으로 유지시켜 주는 소자로서 이것을 이용하여 디지털 시계를 작성하였습니다.
디지털 시계를 나타내기 위하여 동기식 카운터방식을 사용하였으며, 00
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High로 되는 순간 D의 값만 Q에 나타나고, 그 이외에 어떤 D의 변화에도 출력 Q는 변함이 없다.
즉, latch는 입력이 들어오면 바로 출력을 보여주는 비동기식 회로다.
flip-flop은 회로를 보면 알 수 있지만 Cp=1 일 때는 latch와 같은 동작을 하지만 Cp=0
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회로도
< 실험 7 > < 실험 8 >
그림에서 봤을 때 실험 8번이 전압이 더 상승한 것을 알 수 있다.
실험순서 10:D플립-플롭에 관한 관찰 내용
회로도
심층 탐구:D플립-플롭의 응용, 패리티 테스트 회로
회로도
상 태
결 과
Data switch
0
1
D플립-
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플롭 연산의 특성
①NAND게이트 2개를 이용하여 플리플롭 회로를 구성하라.
-플립플로 회로의 셋 S와 리셋 R에 0V, 0V를 걸고 출력 Q와 를 각각 측정하라.
-플립플로 회로의 셋 S와 리셋 R에 0V, 5V를 걸고 출력 Q와 를 각각 측정하라.
-플립플로 회로
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플립-플롭 출력에 미치는 영향은?
Q의 출력에 어떤 영향도 주지 않아 이전상태 그대로를 유지한다.
4. 그림 17-3의 회로에서 입력 J와 K가 우연히 바뀌어졌을 경우에 어떤 영향이 관찰될 것인가?
J=Q, K=Q가 되므로 실험순서3에서와 같이 값이 변
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회로에 기억된 과거의 값에 관계되는 회로회로 내부에 과거의 값을 기억하는 소자가 있어야 한다.예 : TV 리모콘의 up/down 버튼 1-1 아날로그와 디지털
1-2 Bit, Byte, Word
1-3 스위칭 회로
1-4 게이트(Gate)
1-5 플립플롭
1-6 집적회로(IC;Inte
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회로를 별도로 꺼내 기록하고 다시 회로를 집적해야한다.
(3) static RAM과 Dynamic RAM의 차이를 설명하라.
SRAM은 DRAM에 비해 집적도는 낮으나 접근 시간이 짧아 주기억 장치로 사용된다. 정적 램(SRAM)의 기본 셀은 플립플롭으로 구성되어 있어 구조
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기계적
움직임에 시연 가능성이 있을 것으로 생각되어 작품구상에 들어가게 되었다. 제작동기
사용부품및 공구
사용IC Data Sheet
작품의 동작
회로도 구성
작품의 구성(브레드보드)
작품의 구성(만능기판)
작품구성완료 후 동작모습
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플립-플롭에 관한 관찰 내용
-CLK파형에 HIGH 입력이 들어 올 때마다 Q 출력
<평가 및 복습문제>
1. 그림 15-3의 되튐에 의한 영향 제거 회로가 DT스위치에 대해서만 사용되는 이유는?
- S-R래치 때문이다. 되튐 현상을 제거 할 수 있는데, 정상적
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