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플립 플롭이나 R-S 플릅 플롭 으로도 시프트 레지스터를 구성할 수 있지 않을까? 라는 추측도 해보 았다.
<자료> 74LS74, 74LS76의 핀 배열과 기능
J, K : DATA INPUT
CK : CLOCK INPUT
PR : PRESET(SET ALL Q=1)
CLR : CLEAR(SET ALL Q=0)
GND : GROUND
VCC : INPUT VOLTAGE(+5V)
D :
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회로에서는 두개의 신호가 중첩되지 않는 중요한 특성을 갖음을 보았다.
.기본적으로는 NOR 로 구현된 RS 플립 플롭으로 인버터는 증폭에 사용되었다.
.결과에서 보듯이 양의 부분은 증폭 되지 않았다.
.
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R 2.0 기본 SC 구조
R 2.1 등가 저항
.C1=100p
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플립=플롭이 반응하기 때문에 에지트리거라고 부른다.
JK 플립-플롭
적은 시정수를 갖는 RC 회로는 구형의 CLK 펄스를 폭이 적은 스파이크 펄스로 변환시킨다. J와 K는 제어입력으로 클럭의 에지에서 회로의 동작을 결정한다. J와 K가 모두 낮으
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RS플립플롭
2. D 플립플롭
3. LED 순차점멸
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지 카운터가 되는 칩이다. 0부터 12까지, 13카운트를 하기 위해서 and게이트와 nand게이트를 이용하여 회로를 만들었다. 전압원과 접지를 달아서 클럭을 주게 되면 카운터가 되는 것을 검증하였다.
1번과 2번 실험에서의 회로는 JK플립플롭과 T플
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회로를 설계하여라. 단, 이 회로는 세 입력 x, y, z와 세 출력 A, B, C를 가진다.
A = xy + yz + xz
B = x'y'z + x'yz' + xy'z' + xyz
C = z'
1-17. J와 K입력 사이를 인버터로 연결함으로써 JK플립플롭이 D플립플롭으로 바뀜을 증명하여라.
1-18. 그림 1-21(b)의 JK플립플
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플립플롭
- 에지트리거 된 JK 또는 D 플립플롭
JK플립플롭을 이용한 데이터 이동
- negative-에지-triggered JK플립플롭 사용
- 0을 플립플롭에 이동 시, J=0, K=1
- 1을 플립플롭에 이동 시, J=1, K=0
4)직렬 입력, 병렬 출력
-직렬 형태에서 병렬 형태로 변환
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플립플롭(FFB)의 J와 K입력에는 FFA의 출력이 연결된다.
2비트 동기 2진 카운터의 초기 상태를 논리 0(2개의 플립플롭이 출력이 모두 논리0)으로 하고 클록 펄스의 입력에 따른 카운터의 동작은 [그림 3]을 참고한다.
(a) 순차 논리 회로
(b) 타이밍도
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플립 플롭이 좀더 안정적인 동작을 보장한다는 의미이기도 하다. 또한, 그 쓰임새를 따져보면 래치는 데이터를 잠시 저장했다 그대로 전달할 때 쓰이고, F/F는 D, T, RS 등등이 있듯이, 데이터 기억, 데이터 토글, 데이터 기록, 삭제 등등에 사용
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회로를 구성하여 클록신호가 바뀌는 동안만 출력이 변화하도록 되어 있다.
표 8-3은 D플립플롭의 진리표이며 그 특성방정식은 다음과 같다.
표 8-3 D 플립플롭의 진리표
D Q
Q'
0 Q
0
1 Q
1
JK 플립플롭도 마찬가지로 edge-triggered JK 플립플롭을 구성할
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