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3 분배법칙
a) (A+B)(A+C)=A+BC
b) AB+AC=A(B+C)
정리 4 a) A0=0
b) A+0=A
정리 5 a) A1=A
b) A+1=1
정리 6 a)
b)
정리 7 a) AA=A
b) A+A=A
정리 8 a) A(A+B)=A
b) A+AB=A
정리 9 학 습 지 도 안
◎ 디지털 논리회로
Ⅰ. 기본 논리 게이트(Logic Gate)
Ⅱ. 부울대수(Boolean Algebra)
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실험 결과
실험 전제)
1> 주파수 발생기로 P-P 5V의 톱니 파형을 입력신호로 하였다.
2> HI 입력은 DC로 5V를 입력신호로 하였다.
3> 출력 CHECK는 오실로스코프와 디지탈 멀티미터를 이용하였다.
4> 회로의 구성은 Simulation의 회로와 같은 형
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논리적인 조합에 의해서만 결정됩니다.
메모리(기억 소자)가 없습니다.
시간적인 개념(순서)이 중요하지 않습니다. 1. 서론: 디지털 논리 회로의 중요성
2. 본론
1. 조합 논리 회로(Combinational Logic Circuit)의 개념 및 특징
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0;b=4\'b0000;
end
endmodule
#HW3
Complete the 4to1 mux and simulate it using testbench. Report must include your own explanation.
→ Input : 4bit [3:0]D, 2bit [1:0]S Output: 1bit Y
module MUX4to1(
input [3:0]d,
input [1:0]s,
output y
);
assign
y = d[0]&(~s[1]&~s[0])|
d[1]&(~s[1]& s[0])|
d[2]&( s[1]
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6000
0
0
1
1
0
0
0
0
1
0
1
0ns(Default) : HG, LR, PR
Circuit 시작 시
Highway = Green.Local Road= Red.Pedestrian = Red
40ns ~ 900ns : HG, LR, PR
40ns에 reset, reset은 100ns까지 유지됨.
traffic light은 계속 초기 상태를 유지하며 100ns까지 count는 초기화된다. 100ns에서 reset이 off 된 후
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[4:0] min_a;
reg [5:0] min_b;
reg [4:0] min_a;
initial
begin
min_a = 0;
min_b = 0;
end
always @(posedge c1k_c or posedge reset)
begin
if(reset)
begin
min_b<=4\'d0;
min_a<=3\'d0;
end
else if (c1k_c)
begin
if(comma_a==4\'d9 & sec_b==4\'d9 & sec_a==3\'d5)
begin
if(min_b==4\'d9)
begin
min_b&l
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실험 결과 (시뮬레이션)
PSpice 모의실험 - CH.5 FET 바이어스 회로 및 FET증폭기
PSpice를 통해 주어진 회로를 구성하여 시간 영역(과도)해석을 수행하라. 또한, 회로의 schematic 및 입력전압(), 출력전압()의 파형을 해당 표에 포함하여 시뮬레이션 결
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회로에 연결을 한다.
(전류가 최소일 때, CC LED가 켜지게 되고, 전압이 떨어져 있게된다.)
6)전류 조절기로 천천히 전류를 올려준다.
(처음 조절한 전압수치까지 도달하게 되면 CV LED가 켜짐)
7)실험을 진행한다.
4.주의사항
잘못된 회로 같은 경우
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디지털공학실험
설계수행자
설계과제제목
주 별 설계진행 일정
공 학 이 론
설계구성요소
설계주안점
현실적제한요소
VHDL로 순차회로(검출기) 설계 코딩
벡터를 이용한 순차회로 설계
벡터를 이용하지 않은 순차회로 설계(
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논리함수를 수행함에 있어서 종종 둘 또는 그 이상의 입력을 AND 연산한 후 출력을
NOR연산시키는 회로가 필요하다. 이런 경우에 A.O.I게이트를 사용한다.
A.O.I 게이트 회로도
입력 A와 B를 선택하여 사용할 수 있게 하는 회로도
● 모의실험
XOR
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