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<= 5\'b00000;//리셋 led 모두 off
else if(sum_coin > 9\'d39) tea_led <= 5\'b11111; //돈이 390원 이상, led 모두 On
else if(sum_coin > 9\'d34) tea_led <= 5\'b11101; //돈이 340원 이상, 350,400원 차 On
else if(sum_coin > 9\'d24) tea_led <= 5\'b01001; //돈이 240원 이상, 250원 차
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, 진리표구현, 상태도구현
3.베릴로그구현
- module code 구현(모듈코드)
- timing bench 구현(타이밍밴치)
- 각 코드별 주석 설명되어있습니다.
4.타이밍도
- CLK(클럭)값에 의해 값이 바뀌고 타이밍밴치에의해 값이 설정되어 변하는값 확인가능
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보고서.hwp……………………………………………14p
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--lpm_add_sub CARRY_CHAIN="MANUAL" CARRY_CHAIN_LENGTH=48 DEVICE_FAMILY="Cyclone II" LPM_DIRECTION="SUB" LPM_WIDTH=1 cout dataa datab result
--VERSION_BEGIN 9.1 cbx_cycloneii 2009:10:21:21:22:16:SJ cbx_lpm_add_sub 2009:10:21:21:22:16:SJ cbx_mgl 2009:10:21:21:37:49:SJ cbx_stratix 2009:10:21:21:22:16:
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st or posedge key[5]) begin
if(rst) h_time1 <= 8\'d0010_0000;
else if(key[5]) h_time1 <= 8\'b0011_0000;
else begin
case(qh1)
4\'d0 : h_time1 <= 8\'b0011_0000;
4\'d1 : h_time1 <= 8\'b0011_0001;
4\'d2 : h_time1 <= 8\'b0011_0010;
4\'d3 : h_time1 <= 8\'b0011_0011;
4\'d4 : h_time1 <=
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b0101 : seg = 7\'b1011011;
4\'b0110 : seg = 7\'b1011111;
4\'b0111 : seg = 7\'b1110010;
4\'b1000 : seg = 7\'b1111111;
4\'b1001 : seg = 7\'b1111011;
4\'b1010 : seg = 7\'b1110111;
4\'b1011 : seg = 7\'b0011111;
4\'b1100 : seg = 7\'b0001101;
4\'b1101 : seg = 7\'b0111101;
4\'b1110 : seg = 7\'b1001111;
4\'
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로그래밍 제어 방식을 사용한다.
- control 메모리의 크기는 128 x 28(비트 수 가변가능)
≪ … 중 략 … ≫
#베릴로그 소스
♡LOVE CPU
module love_cpu(rst, clk, r0,r1,r2,r4,addr,FS,address,Data_out, opcode_t_mux, C1, V1, N1, Z1, C_C, C_V, C_N,C_Z);
input rs
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1. 개 요 1) 프로젝트 목표 - R-type, LW, SW, BEQ,, J, ANDI, ORI 명령어를 수행 할 수 있는 32bit MIPS 설계 ※ R-type의 경우 add와 sub를 구현
2) Instruction - 구현해야 하는 Instruction은 총 7종류로 구성된다. ① R-type : 000000의 Op Code를 가지며, 최하위 6bit
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`timescale 1ns / 1ps
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// Module Name: 32bit MultiCycle MIPS - Top module -
// Project Name: 32bit MultiCycle MIPS
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module
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디지털회로설계 및 언어
Verilog practice
2000000000 000
Practice 1: Up counter
Practice 2: Down counter
Practice 3: Up-down counter
Practice 4: Moore FSM “1011” Sequence Detector
Prob.1: Falling Edge Detector
Falling_Edge_Detector.v source code
module Falling_Edge_Detector(sequence_in,clock,reset,de
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