jisikworld

  • 통합검색
  • 대학레포트
  • 논문
  • 기업신용보고서
  • 취업자료
  • 파워포인트배경
  • 서식
고급 검색 X
고급 검색 열기

아래를 기준으로 검색

아래를 기준으로 정렬

  • 자료등록일 |
  • 정렬 기준 |

전문지식 120건

verilog 로 짠 AND, NOR, OR, NAND, NOT, XNOR 게이트
verilog 로 짠 AND, NOR, OR, NAND, NOT, XNOR 게이트 모두 Verilog로 짠거구, 알집으로 압축해서 올렸습니다. 
AND OR, NOR NAND, verilog 로 짠 AND, NOR, OR, NAND, NOT, XNOR 게이트,
  • 페이지 10페이지
  • 가격 1,000원
  • 등록일 2008.05.14
  • 파일종류 압축파일
  • 참고문헌 있음
  • 최근 2주 판매 이력 없음
HDL programming : VHDL to Verilog (16bit myrisc processor)
목적 VHDL로 작성된 16bit myrisc processor를 참조하여 Verilog를 이용하여 설계, 구현한다. 필요성 주어진 16bit risc processor VHDL 코드를 참조하여 이번 학기 컴퓨터 구조 수업에서 배운 RISC processor과 ALU(Arithmetic Logic Unit) 등의 구조와 Pipelining등의 기술
myRISC Verilog, VHDL HDL, HDL programming : VHDL to Verilog (16bit myrisc processor),
  • 페이지 4페이지
  • 가격 2,000원
  • 등록일 2006.06.29
  • 파일종류 압축파일
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
4 to 1 MUX를 decoding 하여 7-segment로 display 발표자료
Verilog를 이용한 회로 구성하기 Pin 할당 하기 구현(Implement)하기 트레이닝 키트(COMBO-II) 동작시켜 보기 예상 결과 DIP_D[13:12]의 입력에 2비트의 4개의 값을 스위치로 입력시에 7-segment display에 아래의 값이 출력되어야 한다. DIP_D[13:12] : 4 to 1 M
verilog 7-segment, mux 발표, 4 to 1 MUX를 decoding 하여 7-segment로 display 발표자료,
  • 페이지 28페이지
  • 가격 3,000원
  • 등록일 2010.03.12
  • 파일종류 피피티(ppt)
  • 참고문헌 있음
  • 최근 2주 판매 이력 없음
[디지털시스템] Verilog 기본 실습 예비보고서
발생하는 캐리값이다. 모든 실행이 끝나면, endmodule 키워드로 모듈을 종료한다. ① Verilog HDL(Verilog Hardware Description Language) ① - ⅰ. Module ① - ⅱ. Port ① - ⅲ. Nets, Registers, Vectors ① - ⅳ. 기타 사항 ② ModelSim ③ 32-bit adder의 설계
디지털시스템 32-bit adder, Verilog ModelSim, [디지털시스템] Verilog 기본 실습 예비보고서,
  • 페이지 2페이지
  • 가격 1,200원
  • 등록일 2011.10.02
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
[Verilog] Inverse Quentization을 수행하는 코드
로그램을 통해서 얻게된 값의 차이를 그래프로 그려봄으로써 알 수 있었다. 이러한 차이가 생기는 이유는 최하위 비트가 간혹 한비트식 다른 값을 나타내는 경우가 있었는데 이는 연산과정에서 유효숫자의 처리가 C와 Verilog가 반올림, 버림
InverseQuentization Verilog, IQ ,베릴로그, [Verilog] Inverse Quentization을 수행하는 코드,
  • 페이지 25페이지
  • 가격 3,000원
  • 등록일 2010.09.10
  • 파일종류 한글(hwp)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
Verilog (halfadd, fulladd, mux, ALU)
Verilog (halfadd, fulladd, mux, ALU) 없음
베릴로그 halfadd, verilog fulladd, Verilog (halfadd, fulladd, mux, ALU),
  • 페이지 20페이지
  • 가격 3,000원
  • 등록일 2010.03.24
  • 파일종류 압축파일
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
verilog 멀티사이클 CPU 구현(swap기능 MIPS 코드 테스트 포함)
제안서(PPT) verilog로 짠 멀티사이클 swap코드 mips 코드 + 기계어(32비트) 코드 테스트 및 결과 레포트 
verilog, 멀티사이클, CPU 구현, verilog 멀티사이클, verilog 멀티사이클 CPU 구현(swap기능 MIPS 코드 테스트 포함),
  • 페이지 16페이지
  • 가격 2,000원
  • 등록일 2010.02.02
  • 파일종류 압축파일
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
Verilog를 이용한 주파수 카운터 설계
(최종보고서의 일부) Ⅰ. 개 요 (중략) Frequency Counter라는 Digital System을 Hardware Description Language(Verilog-HDL)를 이용하여 구현하였다. 평소에 주파수에 관한 내용이 워낙 어렵다고 생각을 하고 있어서 쉽고, 간단하게 미리 정해놓 은 수
Verilog Counter, Frequency 설계, Verilog를 이용한 주파수 카운터 설계,
  • 페이지 100페이지
  • 가격 5,000원
  • 등록일 2007.04.10
  • 파일종류 압축파일
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
디지털회로 설계 및 언어 verilog practice (판매용)
디지털회로설계 및 언어 Verilog practice 2000000000 000 Practice 1: Up counter Practice 2: Down counter Practice 3: Up-down counter Practice 4: Moore FSM “1011” Sequence Detector Prob.1: Falling Edge Detector Falling_Edge_Detector.v source code module Falling_Edge_Detector(sequence_in,clock,reset,de
베릴로그 Up counter, verilog Down counter, 디지털회로 설계 및 언어 verilog practice (판매용),
  • 페이지 12페이지
  • 가격 5,000원
  • 등록일 2023.03.23
  • 파일종류 한글(hwp)
  • 참고문헌 있음
  • 최근 2주 판매 이력 없음
AMS_Designer
┃목적 ┗━━━━━━━━━━━━━━━━━━━━ -. AMS Designer 를 사용해서 Mixed-Signal, Mixed-language 시뮬레이션을 셋업 -. AMS Designer 를 command-line 과 GUI interfaces 에서 구동시키는 방법 ┃Verilogams 와 Veriloga, Verilog ┗━━━━━━━━━
verilog ncverilog, spectre cadnece, AMS_Designer,
  • 페이지 29페이지
  • 가격 2,000원
  • 등록일 2011.05.21
  • 파일종류 피피티(ppt)
  • 참고문헌 없음
  • 최근 2주 판매 이력 없음
top