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전문지식 121건

[디지털시스템(Verilog)] General purpose Register 결과보고서
r의 clock을 결정해야 한다. 여기까지가 첫 번째 combinational logic 부분이다. 다음은 sequential logic이다. 이 부분은 16개의 register로 이루어진다. register의 코딩 소스는 왼쪽과 같다. 공간 절약을 위해 구성 형식이 동일한 중간 부분을 줄임표로 나타내
디지털시스템 General purpose Register, Verilog Register, [디지털시스템(Verilog)] General purpose Register 결과보고서,
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[디지털시스템(Verilog)] 32×32 Binary Multiplier 결과보고서
다면(MSB=0,0 or 1,1) Sel은 0이 되고, A와 B의 부호가 다르다면(MSB=0,1 or 1,0) Sel은 1이 된다. 위에서 얻어진 Sel을 select bit으로 하는 MUX를 이용하여, Multi(=|A×B|)와 Multicom(=-|A×B|) 값 중 알맞은 값을 최종 output인 Out으로 출력한다. 테스트벤치 파일의 구조
디지털시스템 32×32 Binary Multiplier, Verilog 멀티플라이어, [디지털시스템(Verilog)] 32×32 Binary Multiplier 결과보고서,
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[디지털시스템(Verilog) Register 예비보고서
뜻이다. Flip-Flop을 32개 사용하는 이유는, 32bit의 데이터를 처리하기 위함이다. 각 register의 연산이 끝나면, 이를 Combinational logic의 Decoder에서 선택하여 결과값을 출력하도록 하는 것이 General purpose register의 설계 목적이다. 위의 회로도는 register f
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[디지털시스템(Verilog)] Multiplexer 예비보고서
보았다. 32개의 input I와 5개의 selection input S를 잡고, output은 Y로 두었다. 5개의 not 게이트와, 32+32 총 64개의 and게이트의 output과 input 배열은 위의 코드와 같다. 위의 코딩 방법은 각 게이트를 그대로 소스 안에 포함시킨 게이트레벨 코딩이며, 실
디지털시스템 Multiplexer, Verilog 멀티플렉서, [디지털시스템(Verilog)] Multiplexer 예비보고서,
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[디지털시스템(Verilog) Assembly 예비보고서
진수로 표현하면 4148가 된다. 이를 Case 1, Case 2와 같은 방법으로 위치를 변환해주면, 4841이 된다. 따라서 16진수로 변환된 최종 코드(2byte)는 4841이 된다. 앞에서 언급했듯, 메모리는 4byte씩 구성되어야 하므로 위의 각 2byte는 합쳐지게 된다. 따라
디지털시스템 Assembly, Verilog Assembly어, [디지털시스템(Verilog) Assembly 예비보고서,
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[디지털시스템(Verilog)] Memory Controller 예비보고서
자 하는 데이터이다. 10. sram_addr 메모리의 주소이다. addr에서 하위 2bit를 뺀 값이다. 11. oeb read enable로, 0일 때 메모리 read가 일어났다는 뜻이다. 12. web write enable로, 0일 때 메모리 read가 일어났다는 뜻이다. 13. beb byte enable로, 각 bank를 할당하는 역
디지털시스템 Memory Controller, Verilog 메모리 컨트롤러, [디지털시스템(Verilog)] Memory Controller 예비보고서,
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[디지털시스템(Verilog)] Memory Top & Writeback 예비보고서
pecial purpose register에 씀 [3:0] wadd2 output write1_gpr (2) - write1을 general purpose register에 쓰는 경우 write1값 - 그 외의 경우 2\'b00 write1_spr (2) - write1을 special purpose register에 쓰는 경우 write1값 - 그 외의 경우 2\'b00 write2_gpr (1) - write2를 general purpose register에
디지털시스템 Memory Top Writeback, Verilog 라이트백, [디지털시스템(Verilog)] Memory Top & Writeback 예비보고서,
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[디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서
므로, 생략하도록 한다. ⑦ carry select adder의 원리 모듈 구조는 오른쪽과 같다. ripple carry adder와는 달리 Cin이 0일 때와 1일 때로 나누어 각각의 연산을 수행하고, 이를 MUX를 이용하여 사용자에 의해 입력된 Cin의 값의 결과를 출력하게 된다. 연산
디지털시스템 32-bit Adder-Substracter, Verilog Adder, [디지털시스템(Verilog)] 32-bit Adder-Substracter 예비보고서,
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[디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Uni...
다음과 같다. opcode[7] opcode[6:5] opcode[4] opcode[3:0] instruction 0 10 0 14 beq 15 bne 1 0 bge 1 bgt 2 ble 3 blt 10,11,12,13,14 jmp 15 nop 1 10 0 14 beq 15 bne 1 0 bge 1 bgt 2 ble 3 blt 10,11,14 jmp 다음은 PC calculation unit에 대한 연산이다. opcode[7] opcode[6:5] opcode[4] opcode[3:0] instructio
디지털시스템 Address Generator, Verilog Branch Handler, [디지털시스템(Verilog)] Address Generator, Branch Handler, PC Calculation Unit을 위한 Decoder 예비보고서,
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[디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handle...
경우) OP[1:0] OP[2] 00 01 11 10 0 0 0 0 1 1 0 1 1 1 Boolean algebra formulation으로 나타내면 OP[0]\' OP[1] + OP[0] OP[2] 각 Boolean algebra formulation은 NOT, AND, OR 게이트를 이용하여 구현할 수 있다. 실험에 대비하여 실제 코딩을 해 보았다. Boolean algebra formulation을 각 게
디지털시스템 Address Generator, Verilog PC Calculation Unit, [디지털시스템(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 예비보고서,
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