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디지털 디자인 - 4비트 parity generator, 5비트 parity checker
1.even parity 4bit generator
입력 4비트 뒤에 parity bit를 붙여 1의 개수를 even으로 만든다.
(1) 진리표
(2)Boolean funtion
P=wxyz
(3)karno map
(4)schematic diagram
(5)verilog HDL code
(6)compile log analysis
(7)simulate and anal
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로그래머블 논리 소자) 설계를 심화 학습하고, 이를 기반으로 효율적이고 고성능의 하드웨어 개발을 목표로 하고 있습니다. Verilog를 통해 쌓은 디지털 설계 경험을 확장하여, 보다 복잡한 시스템을 설계하고, 최적화된 아키텍처를 구현하는
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case 1인 경우의 것이고 두 번째 waveform과 네 번째 waveform은 case 2인 경우의 것이다. < 제 목 >
< 목 표 >
< 설계조건 >
1. FSM state diagram
2. 엘리베이터 동작 설명
3. verilog 코드 & 주석
4. verilog 설명
5. waveform + 설명
6. 결과 및 토의
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101 : seg = 7'b1011011;
4'b0110 : seg = 7'b1011111;
4'b0111 : seg = 7'b1110010;
4'b1000 : seg = 7'b1111111;
4'b1001 : seg = 7'b1111011;
4'b1010 : seg = 7'b1110111;
4'b1011 : seg = 7'b0011111;
4'b1100 : seg = 7'b0001101;
4'b1101 : seg = 7'b0111101;
4'b1110 : seg = 7'b1001111;
4'b1111 : seg = 7'b10001
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로그래밍 제어 방식을 사용한다.
- control 메모리의 크기는 128 x 28(비트 수 가변가능)
≪ … 중 략 … ≫
#베릴로그 소스
♡LOVE CPU
module love_cpu(rst, clk, r0,r1,r2,r4,addr,FS,address,Data_out, opcode_t_mux, C1, V1, N1, Z1, C_C, C_V, C_N,C_Z);
input rs
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자리올림 출력이 윗단의 자리올림 입력으로 들어가도록 구성된다. 이와 같은 Parallel Full adder는 아랫단의 계산이 완료되어야만 그 자리올림을 윗단이 입력으로 받아 계산할 수 있으므로 전체 계산시간이 많이 걸린다는 단점을 갖는다. 따라서
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32 칩의 1번 핀에 연결.
8. 7408 칩의 3번 핀을 7432 칩의 2번 핀에 연결.
9. 7432 칩의 3번 핀은 Cout이 됨.
10. 각 Input에 원하는 값 입력.
논리회로에 각 핀의 번호를 붙여보면 다음과 같다.
1
1
1
2
2
2
3
3
3
4
4
5
5
6
6
회로 구성은 이론과 같이 완성하였으나,
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이다.
보다 쉬운 확인을 위해 'din'을 MSB가 1인 32bit의 binary로 입력하였다.
두 번째는 'sign'을 1로 설정한 경우이다.
역시 보다 쉬운 확인을 위해 'din'을 MSB가 1인 32bit의 binary로 입력하였다.
두 경우 모두 'snum'을 1로 설정하여, 1칸의 right shift가 실
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(전략)
2. 요구된 5개의 블록의 베릴로그 코드
module control_single(opcode, RegDst, Jump, ALUSrc, MemtoReg, RegWrite, MemRead, MemWrite, Branch, ALUOp);
module alu(ctl, op1, op2, zero, result);
(중략)
3. 시뮬레이션 결과
R1 레지스터의 instruction 주소는 00000800. 이 값
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module psdram_async(
//Main Clock
input clk, //50Mhz
//Switch Signal
input [7:0] SlideSwitch,
input [3:0] BtnSwitch,
//7 Segment Signal
output [7:0] Seg,
output reg [3:0] SegControl,
//Psdram Signal
output reg nM
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