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┃목적
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-. AMS Designer 를 사용해서 Mixed-Signal, Mixed-language 시뮬레이션을 셋업
-. AMS Designer 를 command-line 과 GUI interfaces 에서 구동시키는 방법
┃Verilogams 와 Veriloga, Verilog
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4.2에 a번 문제에서는 a, d, e는 blocking문으로 b, c는 nonblocking문으로 실행하였을 때, 어떤 시간에 실행되는지를 관찰하는 문제이다. 여기서 a는 blocking문이므로 3ns가 걸린 뒤에 실행하였고 a가 실행되고 나서야 다음 문장으로 넘어오고 nonblocking은
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st or posedge key[5]) begin
if(rst) h_time1 <= 8\'d0010_0000;
else if(key[5]) h_time1 <= 8\'b0011_0000;
else begin
case(qh1)
4\'d0 : h_time1 <= 8\'b0011_0000;
4\'d1 : h_time1 <= 8\'b0011_0001;
4\'d2 : h_time1 <= 8\'b0011_0010;
4\'d3 : h_time1 <= 8\'b0011_0011;
4\'d4 : h_time1 <=
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<= 5\'b00000;//리셋 led 모두 off
else if(sum_coin > 9\'d39) tea_led <= 5\'b11111; //돈이 390원 이상, led 모두 On
else if(sum_coin > 9\'d34) tea_led <= 5\'b11101; //돈이 340원 이상, 350,400원 차 On
else if(sum_coin > 9\'d24) tea_led <= 5\'b01001; //돈이 240원 이상, 250원 차
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보고서.hwp……………………………………………14p
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b0101 : seg = 7\'b1011011;
4\'b0110 : seg = 7\'b1011111;
4\'b0111 : seg = 7\'b1110010;
4\'b1000 : seg = 7\'b1111111;
4\'b1001 : seg = 7\'b1111011;
4\'b1010 : seg = 7\'b1110111;
4\'b1011 : seg = 7\'b0011111;
4\'b1100 : seg = 7\'b0001101;
4\'b1101 : seg = 7\'b0111101;
4\'b1110 : seg = 7\'b1001111;
4\'
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로그래밍 제어 방식을 사용한다.
- control 메모리의 크기는 128 x 28(비트 수 가변가능)
≪ … 중 략 … ≫
#베릴로그 소스
♡LOVE CPU
module love_cpu(rst, clk, r0,r1,r2,r4,addr,FS,address,Data_out, opcode_t_mux, C1, V1, N1, Z1, C_C, C_V, C_N,C_Z);
input rs
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case 1인 경우의 것이고 두 번째 waveform과 네 번째 waveform은 case 2인 경우의 것이다. < 제 목 >
< 목 표 >
< 설계조건 >
1. FSM state diagram
2. 엘리베이터 동작 설명
3. verilog 코드 & 주석
4. verilog 설명
5. waveform + 설명
6. 결과 및 토의
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◎ Counter
- 플립플롭의 주요 응용으로서 입력되는 펄스의 수를 세는 카운터(counter)가 있다.카운터는 단순히 입력 펄스의 수를 세는데 사용될 뿐만 아니라 디지털 계측기기와 디지털 시스템에 널리 사용된다. 클럭 펄스처럼 펄스가 일정 주기
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로그램 그 자체는 처음 상태)을 저장한
다. 예비.doc ………………………………………… 2p
컴퓨터구조실험
과제 : 예비 3
내용 : FSM순차회로의 개념과 Counter에 대해서 조사
☞ FSM에 대해서 조사
◎ Finite State Machine(FSM)
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