|
의 내용이 많이 부족하여 레포트월드에 올라가지 않아 참고사항 및 내용 보충으로 작성하였습니다. 열심히 하시고 참고하셔서 꼭 좋은 성적 거두었으면 좋겠습니다. 다소 틀린 부분이 있다면 양해하시고 수정하여서 제출하시기 바랍니다. 레
|
|
|
aly;
architecture Behavioral of counter_mealy is
type st_mealy is( a, b, c, d, e, f, g, h, i, j ,k ,l ,m ,n, o, p);
signal state : st_mealy;
signal s_input : std_logic;
begin
process(m_reset,m_clk)
begin
if m_reset = '1' then
s_input <= '0';
elsif rising_edge(m_clk) then
s_input <= m_input;
en
|
|
|
중복 기입을 피하고 등가항들이 연쇄적으로 대체되는 것을 고려하여 eqv_list의 홀수번째 항 중
가장 큰 값을 가지는(max_num, max) 순서대로 대체한다. *?
void final_state_table(Chart imp_chart[MAX][MAX])
{
int row, col, i, j, k, max_num;
// max_num ->연쇄 등가항을
|
|
|
부득이 위의 방식으로 하였다.
State diagram과 table을 파악해 가며 그림을 그리는 것은 다른 단원보다 훨씬 흥미로워 더 재미있게 숙제를 할 수 있었던 것 같다.
8.참고문헌
(1) Fundamentals of Digital Logic with VHDL Design second edition, Stephen Brown, 2005
|
|
|
0
1
0
1
0
z
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
S2
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
S1
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
1
S0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
1
1
1
1
1
0
0
0
0
0
1
1
1
1
1
0
Overflow
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
|
|
메뉴펼치기
