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Single Cycle CPU 제작,베릴로그, 소스, 레포트
Single Cycle CPU 제작,베릴로그, 소스, 레포트
정상적으로 모두 작동
결과레포트까지 있습니다.
쿼터스로 돌림. 1. 프로젝트 목적……………………………………………… 1
2, 설계사항의 정의
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코드: 001000 00010 00001 00000 00000 010001
16진수 코드: 0010 0000 0100 0001 0000 0000 0001 0001
INSTRUCTION value : 20410011, R1 = R2 + 17 = 3 + 17 = 20
(후략) 1. Top-level single cycle 회로의 완성된 설계
2. 요구된 5개의 블록의 베릴로그 코드
3. 시뮬레이션 결과
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로그래밍 제어 방식을 사용한다.
- control 메모리의 크기는 128 x 28(비트 수 가변가능)
≪ … 중 략 … ≫
#베릴로그 소스
♡LOVE CPU
module love_cpu(rst, clk, r0,r1,r2,r4,addr,FS,address,Data_out, opcode_t_mux, C1, V1, N1, Z1, C_C, C_V, C_N,C_Z);
input rs
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Control Logic Unit, 베릴로그, 결과파일, 소스
결과파일만있고, 소스 모두 있습니다
CPU할때 사용되는 logic 입니다. mkCPU.v
2.07KB
결과.doc…………………………2p
◎ 실험결과
>> Control Logic Unit ( mkCPU.v )
- 결과파형
>> 고찰
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Control Logic Unit
( Instruction Fetch & Instruction Execution )
Control Login Unit의 Instruction Fetch 단과 Instruction Execution 단을
위 그림과 같은 블록 다이어그램과 같이 구현하였다. 부연 설명을 하자면,
Clock이 두 번 뛸 때마다 Program Counter(PC)가 count되어
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명기 되어야 하는 differential pressure 의 계산 방법에 대하여 설명하시오. (Control valve 가 있는 single pass에 대하여 설명하되 Control valve의 압력 손실은 1kgf/cm2이라 가정한다. Rated flow는 고려하지 않고 Normal flow rate에서의 계산방법을 설명한다)
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