[VHDL] Combinational logic design with 8to1 MUX & 4to16 Decoder, 코드 및 시뮬레이션 분석

소개글

[VHDL] Combinational logic design with 8to1 MUX & 4to16 Decoder, 코드 및 시뮬레이션 분석에 대한 보고서 자료입니다.

목차

Ⅰ. Introduction

Ⅱ. Design With 8 to 1 MUX
A. 8 to 1 MUX
B. Truth Table
C. Graphical Symbol
D. VHDL Capture
E. RTL Viewer Capture
F. Simulation Capture
G. Discussion

Ⅲ. Design With 4 to 16 Decoder
A. 4 to 16 Decoder
B. Truth Table
C. Graphical Symbol
D. VHDL Capture
E. RTL Viewer Capture
F. Simulation Capture
G. Discussion

Ⅳ. Discussion

본문내용

세 번째 실습은 함수 F(A,B,C,D) = ∑m(0,2,3,8,10,11,12,14,15)를 이해하고 이를 VHDL로 알고리즘을 짜 8 to 1 MUX를 이용한 회로와 4 to 16 Decoder를 이용한 회로로 나타내는 것이다. 이 때 각 회로에는 En이 인풋으로 포함된다. MUX와 Decoder의 구조를 이해하여 내부 시그널을 인풋, 아웃풋 값들과 연결 짓는 것이 중요한 실습 포인트이다. 또한 logic vector 활용법을 익힐 수 있는 실습이다.

<중 략>

4 to 16 VHDL Decoder의 코드는 다음과 같다. Input 은 4비트짜리 logic vector w이고 실습 조건에 따라 En도 input으로 추가하였다. Output은 16비트짜리 logic vector y이다.

Enw를 내부 시그널로 선언했다.
이는 En과 w를 연결한 5비트짜리 logic vector 이다.

y의 값은 Enw 값에 매칭되는 w 값이다.
En이 ‘0’일 때 F는 무조건 ‘0’이다
(0 when others)

키워드

컴퓨터구조,   VHDL,   mux,   decoder,   combinational logic,   quartus,   회로,   시뮬레이션,   디자인