RS래치와D래치,플립플롭

목차

1. 학번

2. 제목

3. 실험 목적

4. 사용부품 및 사양

5. 회로도 및 모의 실험

6. 검토

본문내용

된다. 따라서 S = 0, R = 0 의 입력 신호는 사용하지 않기로 한다. Q1이 0이면 NAND 게이트 B가 Q2를 1로 만들게 되므로 (Q1 = 0, Q2 = 0)은 안정한 상태가 아니다. 따라서, 플립플롭은 (Q1 = 0, Q2 = 1)과 (Q1 = 1, Q2 = 0)의 두 개의 안정한 상태를 갖는다. 이 두 상태에서
Q_2 ``=`` bar Q_1 ``
이므로, 보통 Q1 = Q, Q2 =
bar Q ``
로 표시한다.
(Q = 0,
bar Q ``
= 1) 상태에 있는 플립플롭에 S = 1, R = 1의 입력 신호가 들어온 경우를 생각하자. 모두 1의 입력을 갖는 NAND 게이트 A의 출력은 0이 되고, 하나의 0의 입력을 갖는 NAND 게이트 B의 출력은 1이 되므로, 플립플롭은 (Q = 0,
bar Q ``
= 1) 상태에 그대로 머물게 된다. (Q = 1,
bar Q ``
= 0) 상태에 있는 플립플롭에 S = 1, R = 1의 입력 신호가 들어온 경우에도 플립플롭은 이전의 상태를 그대로 유지한다.
이상을 요약하면 기본 RS 플립플롭은 표 1과 같은 진리표를 갖게 된다.
표 1. 기본적인 RS 플립플롭의 진리표
R
S
Q (Q1)
0
0
사용하지 않음
0
1
0
1
0
1
1
1
이전 Q
2) 게이트를 가진 RS 플립플롭 (gated RS flip-flop)
게이트를 가진 RS 플립플롭은 그림 2와 같이 입력신호 R, S가 게이트 역할을 하는 NAND 게이트 X와 Y를 거쳐 기본 RS 플립플롭에 입력된다. X와 Y NAND 게이트에는 입력신호 R, S 외에, 공통으로 clock 신호 혹은 trigger 신호 T가 입력된다. 이 신호 T가 0이 되면 외부 입력 신호 R, S와 관계없이 기본 RS 플립플롭에의 입력은 1, 1이 되므로, 표 1에 따라 기본 RS 플립플롭은 이전 상태를 유지하게 된다. 다른 말로 하면, T = 0 일 때는 게이트를 가진 RS 플립플롭은 외부 입력과 차단되어 외부 입력 신호에 반응하지 않게 된다. 한편 T 신호가 1이면, 외부 입력은 X와 Y NAND 게이트에 의해 0과 1이 바뀌어 기본 RS 플립플롭에 입력에 입력되므로, 표 2와 같은 진리표를 갖게 된다. R과 S 입력은 각각 여러개일 수 있는데, 이 신호들은 NAND 게이트를 통해 입력되므로, 여러 개의 R 입력 중 하나라도 0 이면 표 2의 R = 0에 해당하고 모두 1일 때만 표 2의 R = 1에 해당한다. S 입력의 경우에도 마찬가지이다.
그림 2. 게이트를 가진 RS 플립플롭
표 2. 게이트를 가진 RS 플립플롭의 진리표
S
R
Q
0
0
이전 Q
0
1
0
1
0
1
1
1
사용하지 않음
3) RS 마스터-슬레이브 플립플롭 (RS master-slave flip-flop)
그림 3과 같이 두 개의 gated RS 플립플롭을 앞 뒤로 연결하여 앞의 플립플롭의 Q,
bar Q ``
를 뒤의 플립플롭의 S, R 입력으로 사용하도록 한 것이 RS 마스터-슬레이브 플립플롭이다. 이 때 앞의 gated RS 플립플롭을 마스터 플립플롭, 뒤의 gated RS 플립플롭을 슬레이브 플립플롭이라고 부르는데, 이는 슬레이브의 Q 값이 마스터의 Q 값을 그대로 따르게 되기 때문에 붙은 이름이다. 한편, 마스터의 clock 신호와 슬레이브의 clock 신호는 서로 반대로 입력되도록 설계되어 있다. 마스터-슬레이브 플립플롭 전체의 clock 신호인 마스터의 clock 신호 T가 1일 때를 생각해보자. 이 때 슬레이브의 clock 신호는 0이므로 슬레이브는 마스터와 분리되게 되며, 마스터는 외부의 S, R 입력에 따라 새로운 상태를 취하게 된다. 마스터-슬레이브 플립플롭 전체의 clock 신호가 1에서 0으로 변하게 되면, 마스터는 외부와 단절되고 슬레이브는 마스터의 상태를 복사하게 된다. 마스터는 입력 플립플롭, 슬레이브는 출력 플립플롭이라고 할 수 있는데, 결국 마스터-슬레이브 전체는 T = 1 일 때 외부 입력을 받아 들여 T = 0 일 때 그에 해당하는 상태의 Q 값을 출력하게 된다.
그림 3. RS 마스터-슬레이브 플립플롭
3) JK 마스터-슬레이브 플립플롭 (JK master-slave flip-flop)
RS 마스터-슬레이브 플립플롭에서 Q를 R 입력 중의 하나로 피드백하고
bar Q ``
를 S 입력 중의 하나로 피드백 한 후, S와 R 입력을 J와 K로 이름을 바꾼 것이 JK 마스터-슬레이브 플립플롭이다. 이런 피드백에 의해 JK 플립플롭에서는 RS 플립플롭에서 금지된 (1,1) 신호를 유용하게 사용할 수 있는데, 이렇게 J=1, K=1 입력을 주면 이전의 상태와 반대의 상태를 취하게 된다. 나머지 입력의 경우에는 RS 마스터-슬레이브 플립플롭의 경우와 같이 동작한다. JK 마스터-슬레이브 플립플롭의 진리표는 표 3과 같다.
표 3. JK 마스터-슬레이브 플립플롭의 진리표
T = 1 일 때
T = 0 일 때
J
K
Q
0
0
이전 Q
0
1
0
1
0
1
1
1
이전
bar Q ``
JK 플립플롭에서도 여러 개의 J 입력이나 K 입력이 있을 수 있고, 이 때 모든 J(K)가 1일 때만 표 3의 J(K) = 1 에 대응하며, 하나라도 0의 입력이 있으면 표 3의 0에 대응한다. 한편, 많은 JK 플립플롭에서는 직접 Q의 값을 1이나 0으로 만드는 PR(preset)과 CLR (clear) 입력이 있다. PR에 0의 신호를 걸면 그 때의 플립플롭의 상태나 입력 신호와 관계없이 Q는 1이 되고, CLR = 0 신호는 Q = 0 상태를 만든다.
J = K = 1 이 입력되고 있는 JK 마스터-슬레이브 플립플롭에 clock 신호로 구형파를 입력한 경우를 생각해 보자. Clock 신호가 1에서 0으로 떨어지는 하강 에지(falling edge)마다 플립플롭의 Q는 값을 바꾸게 되므로 그림 4와 같은 출력 파형을 얻게 된다. 결국 출력파형은 T 입력 구형파 주기의 2 배의 주기를 갖는 구형파를 얻는다. 이런 형태로 사용되는 JK 플립플롭을 T-플립플롭이라고도 부른다.
그림 4. T-플립플롭의 입출력파형
이상으로 플립플롭에 대하여 알아보았다.

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RS래치,   D래치,   플립플롭,   PSpice,   FF,   플립플롭