[전자공학실험] 10진 카운터,12진 카운터, N진 카운터 설계 및 Synchoronous Counter 설계

소개글

[전자공학실험] 10진 카운터,12진 카운터, N진 카운터 설계 및 Synchoronous Counter 설계에 대한 보고서 자료입니다.

목차

1. title

2. Name

3. Abstract

4. Background
◈ 카운터(counter)
(1) 비동기형 카운터
(2) 동기형 카운터
◈ 동기식 순차회로와 비동기식 순차회로
◈ 동기식 modulo-N 카운터
◈ BCD 카운터

5. Simulation

6. Experimental Results

7. analysis

8. Conclusion

9. References

본문내용

01) → 0(0000)의 리셋이 가능한 것이다. 다시 말하자면, 9(1001) 다음은 원래 10(1010)인데 이 때 1010에서 1을 나타내는 두 출력 D3와 D1을 NAND gate에 연결한 것이므로 이때 NAND gate의 출력은 NAND gate의 특성 때문에 0이 되며, 이때의 출력이 각각의 J-K 플립플롭의 CLR에 0의 시그널이 전해지게 하여 리셋이 되는 것이다.
두 번째 실험은 T 플립플롭을 이용하여 12진 카운터를 제작하고 확인해보는 실험이었다. 이번 실험도 실험 1과 마찬가지로 T 플립플롭J-K플립플롭은 7476칩을 이용하여 회로도를 구성, 설계하였다. 이때도 실험1과 마찬가지로 CLR과 PRE는 칩을 구동시키기 위하여 Power Supply로 5V인 HI 값을 인가하였고, CLK에는 시뮬레이션을 했을 때 인가해준 주파수(27MHz)가 아닌 100Hz의 주파수를 가진 펄스 파를 인가시켜주었다. 이때 실험2. Data의 오실로스코프 결과화면과 비교해보면 시뮬레이션 결과와 정확히 일치하는 것을 알 수 있는데, 편의상 실험1의 결과를 분석하기위해 우리는 ▽ 아래 그림을 참조하겠다.
위의 그림의 파형을 토대로 분석해보면, 앞서서 실험1에서처럼 J-K 플립플롭인 7476 칩을 이용하였기 때문에 CLK이 (1 → 0)으로 변하는 downing time에만 D0, D1, D2, D3의 출력이 변하는 것을 볼 수 있다. D0의 출력이 CLK의 downing time에만 그 값이 변화하기 때문에 CLK(100Hz)주기의 2배가 되어 D0의 출력은 50Hz가 됨을 볼 수 있고, D1의 주기는 D0보다 두 배 더 긴 25Hz가 됨을 알 수 있다. 그렇지만, D2, D3는 특정한 펄스가 출력되어 0~11까지 한 번의 카운트가 한 주기가 되어 8.3Hz정도의 주기를 가진다. 출력 D0가 0또는 1일 때의 타임을 기준으로 삼아 각 타임별 카운트를 분석해보면, 첫 번째에서는 0, 두 번째에서는 1, 세 번째에서는 2, 네 번째에서는 3, 이런 식으로 10번째에는 9가 출력되며 11번째에는 10, 12번째에는 11 그 다음에 다시 0으로 돌아가는 12진 카운터임을 알 수 있다. (▽ 실험2의 시뮬레이션과 결과파형 비교사진)
7476칩을 사용한 12진 카운터에서 11 → 0 으로 돌아가는 원리를 설명하자면 실험1과 비슷한데, D2의 출력과 D3의 출력을 NAND gate에 연결하여 이 때 NAND gate의 출력을 7476의 각 J-K 플립플롭의 CLR에 연결하였기 때문에 11(1011) → 0(0000)의 리셋이 가능한 것이다. 다시 말하자면, 10(1011) 다음은 원래 11(1100)인데 이 때 1100에서 1을 나타내는 두 출력 D3와 D2을 NAND gate에 연결한 것이므로 이때 NAND gate의 출력은 NAND gate의 특성 때문에 0이 되며, 이때의 출력이 각각의 J-K 플립플롭의 CLR에 0의 시그널이 전해지게 하여 리셋이 되는 것이다.
세 번째 실험은 74LS161을 이용하여 Synchronous MOD N Counter를 설계하는 실험인데, 여기서 우린 N을 16으로 정하여, 16진 카운터를 설계하기로 하고 실험을 진행하였다. 앞서 실험3의 Discussion에서 언급하였듯이74LS161칩 자체가 16진 카운터의 기능을 가지고 있으므로 우리는 16진 카운터를 구성하기위해 이 칩만을 이용하여 설계하였다. ENP와 ENT, 그리고 CLR은 칩을 구동시키기 위하여 Power Supply로 5V인 HI 값을 인가하였고, CLK에는 시뮬레이션을 했을 때 인가해준 주파수(27MHz)가 아닌 100Hz의 주파수를 가진 펄스 파를 인가시켜주었다. 이때 실험3. Data의 오실로스코프 결과화면과 비교해보면 시뮬레이션 결과와 정확히 일치하는 것을 알 수 있는데, 편의상 실험1의 결과를 분석하기위해 우리는 ▽ 아래 그림을 참조하겠다.
위의 그림의 파형을 토대로 분석해보면, 앞의 실험1, 실험2와는 다르게 CLK이 (0 → 1)으로 변하는 rising time에만 A, B, C, D의 출력이 변하는 것을 볼 수 있는데 이것은 74161칩 내부회로에 D 플립플롭의 특성으로 인한 것이다. A의 출력이 CLK의 rising time에만 그 값이 변화하기 때문에 CLK(100Hz)주기의 2배가 되어 A의 출력은 50Hz가 됨을 볼 수 있고, B의 주기는 A보다 두 배 더 긴 25Hz, C는 12.5Hz, D는 6.25Hz가 됨을 알 수 있다. 출력 A가 0또는 1일 때의 타임을 기준으로 삼아 각 타임별 카운트를 분석해보면, 첫 번째에서는 0, 두 번째에서는 1, 세 번째에서는 2, 네 번째에서는 3, 이런 식으로 16번째에는 15가 출력되며 그 다음에 다시 0으로 돌아가는 16진 카운터임을 알 수 있다.
▽ 아래 사진은 실험1의 시뮬레이션과 결과파형을 비교한 것이다.
8.Conclusion
이번 5주차 Synchronous Counter 실험에서는 10진, 12진, 16진 카운터를 설계하여 검증하였다. 10진과 12진 카운터는 J-K 플립플롭의 7476칩을 기반으로 하여 설계하였고, 16진 카운터는 74LS161을 이용하여 설계하였다. 똑같은 진수의 카운터라고 하여도 여러 가지 회로로 구성할 수 있는데, 노이즈와 딜레이, 그리고 코스트를 줄이는 방향으로의 회로를 생각하여 설계하는 것이 관건이라 할 수 있겠다.
나아가 카운터는 어떤 사건의 발생 횟수를 세거나 동작 순서를 제어하는 타이밍 신호를 만드는 데 사용되고, 시계부터 컴퓨터까지 다양하게 응용되어 사용된다.
9.References
*문헌
서명 : 현대 디지털공학실험
출판사 : 복두출판사
저자 : 구성모
초판발행 : 1997년 2월 25일 발행
서명 : 디지털회로 및 시스템실험
출판사 : 청문각
저자 : 대한전자공학회
초판발행 : 2002년 7월 20일 발행
서명 : Logic and computer design fundamentals
출판사 : PEARSON Prentice Hall - 역 (주)교보문고
저자 : M.Morris Mano and Charles R.Kime
초판발행 : 2006년 8월 20일 발행

키워드

카운터,   10진카운터,   12진카운터,   Counter,   10진,   10진 카운터,   Synchoronous,   동기식