VLSI 시스템 설계 프로젝트

소개글

VLSI 시스템 설계 프로젝트에 대한 보고서 자료입니다.

목차

1. Verilog를 사용하여 sequence detector 설계
2. 상장 기업 Product & Biz Model 분석

본문내용

Sequence Detector 설계



`timescale 1ns / 1ps // 1ns 기준으로 testbench 수행, 1ps는 rounding 한다.

module seq_det(seq_in,clk,rst_in,flag); // Module 설정( input, output )

input clk, rst_in; // 1bit 설정
input [3:0] seq_in; // 4bit 설정
output flag;

reg flag; // flag는 output인 동시에 register 수행
reg [2:0] current_state, next_state; // state 이동시 register 필요
parameter [2:0] S0=0, S1=1, S2=2, S3=3, S4=4; // state name 설정


always @(posedge clk or posedge rst_in) // clk와 rst_in이 positive edge일 때 수행

begin


해당자료는 한글2002나 워디안 자료로 한글97에서는 확인하실 수 없으십니다.

키워드

홍익대학교,   전전,   VLSI 시스템 설계,   verilog,   VLSI ,   4학년,   전자전기공학부,   sequence detector