목차
1. 시스템보안
2. 네트워크보안
3. 어플리케이션보안
4. 정보보호일반
2. 네트워크보안
3. 어플리케이션보안
4. 정보보호일반
본문내용
Part 1. 시스템 보안
CPU : 입력장치로부터 자료를 받아 연산 후 결과를 출력 장치로 전송하는 과정을 제어하는 핵심 장치 (연산, 레지스터, 제어, 버스) 기억장치 (레지스터, 캐시, 주기억장치, 보조기억장치)
CPU 구성요소
1. ALU (연산장치) : 산술연산, 논리연산
2. 레지스터 : 소규모 데이터, 중간 결과를 기억해두는 고속 영역
3. Control Unit(제어장치) : 명렁어 해석, 제어신호 발생
4. 내부 CPU 버스 : ALU 레지스터간의 데이터 이동
레지스터 종류
PC(Program Counter) : 다음에 수행할 주기억장치 주소 기억
MAR(Memory Address Register) : 주기억장치에 접근하기 위한 주기억장치 주소 기억
MBR(Memory Buffer Register) : 주기억 장치 입/출력 자료 기억
IR(Instruction Register) : 주기억 장치 -> 인출한 명령코드 기억
버스 종류 데이터 버스 : 데이터 전송 용도 주소 버스 : 기억장소 위치, 식별
제어 버스: CPU, 기억장치, I/O 장치사이의 제어신호 전송
CPU 명령 실행 주기
인츨 (Instruction Fetch) : 메모리 데이터를 로드하여 레지스터에 적재
간접 (Indrection) : 간접주소 방식 채택 경우 – CPU가 메모리 참조시 메모리 주소를 참조
실행 (Execution) : 명령, 데이터 > 산술 , 논리연산 수행
인터럽트 (Interrupt): 예기치않은 문제 발생시에도 업무처리가능 하게 하는 기능
캐시메모리 : CPU와 주기억장치 속도차이 극복을 위한 버퍼 메모리(기억장치) 캐시메모리 사상방식
직접사상(Direct Mapping): Main Memory를 여러구역으로 분할하여 캐시슬롯과 직접 매핑
집합 연관사상(Set Associate Mapping): 직접 + 연관 방법 메모리를 세트(블록)으로 분할하여 매핑
CPU : 입력장치로부터 자료를 받아 연산 후 결과를 출력 장치로 전송하는 과정을 제어하는 핵심 장치 (연산, 레지스터, 제어, 버스) 기억장치 (레지스터, 캐시, 주기억장치, 보조기억장치)
CPU 구성요소
1. ALU (연산장치) : 산술연산, 논리연산
2. 레지스터 : 소규모 데이터, 중간 결과를 기억해두는 고속 영역
3. Control Unit(제어장치) : 명렁어 해석, 제어신호 발생
4. 내부 CPU 버스 : ALU 레지스터간의 데이터 이동
레지스터 종류
PC(Program Counter) : 다음에 수행할 주기억장치 주소 기억
MAR(Memory Address Register) : 주기억장치에 접근하기 위한 주기억장치 주소 기억
MBR(Memory Buffer Register) : 주기억 장치 입/출력 자료 기억
IR(Instruction Register) : 주기억 장치 -> 인출한 명령코드 기억
버스 종류 데이터 버스 : 데이터 전송 용도 주소 버스 : 기억장소 위치, 식별
제어 버스: CPU, 기억장치, I/O 장치사이의 제어신호 전송
CPU 명령 실행 주기
인츨 (Instruction Fetch) : 메모리 데이터를 로드하여 레지스터에 적재
간접 (Indrection) : 간접주소 방식 채택 경우 – CPU가 메모리 참조시 메모리 주소를 참조
실행 (Execution) : 명령, 데이터 > 산술 , 논리연산 수행
인터럽트 (Interrupt): 예기치않은 문제 발생시에도 업무처리가능 하게 하는 기능
캐시메모리 : CPU와 주기억장치 속도차이 극복을 위한 버퍼 메모리(기억장치) 캐시메모리 사상방식
직접사상(Direct Mapping): Main Memory를 여러구역으로 분할하여 캐시슬롯과 직접 매핑
집합 연관사상(Set Associate Mapping): 직접 + 연관 방법 메모리를 세트(블록)으로 분할하여 매핑
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