VHDL 레지스터, 카운터 결과보고서

목차

2. 실험내용 및 결과

2.1 T-Flip-Flop

2.2 Shift Register

2.3 counter

본문내용

실험제목 : 플립플롭, 레지스터, 계수기
(결과보고서 - 추가)
2. 실험내용 및 결과
2.1 T-Flip-Flop
2.1.1 source
2.1.2 출력파형
입력값 t가 1일때, 클럭값이 0에서 1이 될 때에 출력은 전 출력값의
반전이 되어 나타난다.
2.2 Shift Register
2.2.1 source
2.2.2 출력파형
D-Flip-Flop 네 개를 이용하여 구성하였다.
출력값 ouput 은 clock에 이벤트 발생시 오른쪽으로 한bit씩 이동한다.
2.3 counter
2.3.1 source
T-Flip-Flop 네 개를 이용하여 구성하였다.
2.3.2 출력파형

키워드

VHDL,   레지스터,   카운터,   결과보고서