공통 소스,드레인 JFET 증폭기

소개글

공통 소스,드레인 JFET 증폭기에 대한 보고서 자료입니다.

목차

1. 실험의 이론
2. 실험 결과
3. 결과 분석 및 고찰

본문내용

근처에서가 아닌 0V근처에서 출력 파형을 보이는 것이다. 또한 부하저항을 달아주었기 때문에 전압이득이 작아졌고, 입력파형의 aplitude에 비해 출력파형의 aplitude가 약 8배(8.326)정도 증폭되었음을 그림을 통해 대략적으로 확인을 할 수가 있다. 물론 그림 자체만 본다면 전압이득이 약 12.25인 ‘실험1’의 출력파형과 전압이득이 약 5.5인 ‘실험2’의 출력파형에 비해 <회로도 16-9>의 출력파형이 훨씬 크게 증폭된 것처럼 보일 수도 있지만, 파형의 단위를 보면 <회로도 16-9>의 출력파형의 경우는 500mA(다른 회로의 그래프의 단위가 [V]인데 반해)에 못 미치는 수치이기 때문에 전혀 이상할 것이 없을 것이다. 이번에도 역시 입력파형과 출력파형이 180°의 위상차를 보이는 것을 확인할 수 있다.
4. 결론
수업시간에 실험을 할 때는 JFET의 게이트, 소스, 드레인 단자가 각각 어느 것인지를 정확히 알지 못해서 시간이 많이 지체 되었다. 그래서 값을 측정 하고도 이 값이 제대로 측정된 값인지, 잘못 측정된 값인지를 잘 알지 못했고, 단자의 연결을 달리하며 여러 번의 수치를 측정한 결과 의 값이 거의 0V에 가깝게 측정되는 경우가 맞는 경우일 것이라고 생각을 하였다. 실험을 모두 마치지 못하여 P-Spice로 교재에 있는 여러 가지 회로를 시뮬레이션 해보았고, 이론적인 수식을 이용해서 계산을 해보았다.
같은 회로도 이지만 실제 실험한 값과 P-Spice 시뮬레이션 결과 값과 이론값이 모두 같을 수는 없다. 실제 실험을 하는 경우는 기계가 아닌 우리 손으로 값을 넣어 주는 것이기 때문에 입력 교류파형이나 전압 값 등을 정확하게 원하는 수치를 넣어주는 것이 거의 불가능할 뿐만 아니라, 실험을 할 때 사용하는 저항도 예를 들어, 저항에는 4.7㏀이라는 표시가 되어있지만 저항 값을 직접 측정해보면 정확히 4.7㏀이라는 수치를 나타내는 경우는 거의 없다.(실제로 측정을 해본결과 비슷한 값이기는 하지만 똑같은 수치가 나오는 경우는 보지 못했다.) 또한 기판에 납땜을 해서 실험을 하는 것이 아니라 빵판에 회로를 꾸미는 것이기 때문에 예상치 못한 저항까지 더해진다. 반면 이론값의 경우는 예상치 못한 저항이 발생을 한다거나 실제 상황에서 발생할 수 있는 경우는 모두 배제하고 이상적인 경우의 수치를 계산을 하는 것이고, 계산중에 쓰이는 전달 콘덕턴스 곡선등과 같은 경우도 모두 이상적인 경우를 곡선으로 그려놓은 것이기 때문에 실제와는 차이가 날 수 밖에 없다. 따라서 실험 시 두 값 사이의 오차를 최대한 줄여 비슷한 수치를 보일 수 있게 하는 것이 중요하다고 생각한다.
이번 실험은 ‘공통소스 증폭기’의 실험이었는데, 실험과 관련된 내용을 이론적으로 공부하기 전에 시뮬레이션을 먼저 해보았다. 시뮬레이션 중 시뮬레이션 결과가 무엇인가와 많이 비슷하다고 생각을 했었는데, 나중에 이론적인 공부를 해보니 먼저 실험을 했었던 ‘BJT의 공통 이미터 증폭기’와 특성이 비슷하다는 사실을 알았다. 공통 이미터 증폭기와는 입력 임피던스의 크기가 크다는 점이 달랐지만, 회로의 구성을 바꿔줌에 따라 전압이득이 커지고 작아지는 특성은 비슷하다는 사실을 알 수 있었고, 공통 이미터 증폭기와 마찬가지로 회로의 구성에 상관없이 어떠한 경우에도 입력전압과 출력전압의 파형이 180°의 위상차를 보임을 확인할 수 있었다.
◆공통 드레인 증폭기
실험의 이론
드레인 증폭(common darin) 접속은 FET에 대한 또 다른 기본적인 증폭기 구성이다. 소스 공통 접속과는 달리 드레인 공통 접속은 부하 저항이 소스 회로에 연결되고, 출력이 소스로부터 얻어지므로 이 회로의 출력 특성은 극적으로 달라진다. 출력 임피던스는 비교적 낮고, 전압 이득은 1 보다 작다. 전압 증폭이 요구되는 곳에서는 이런 구성 방법이 소용되지 않는다. 그러나 낮은 출력 임피던스가 이 회로를 응용에서 유용하게 만드는 요인이 된다. 이런 증폭기 구성은 소스 팔로워(source follower)라고 종종 불린다. 입력 신호는 결합 커패시터를 통해서 게이트에 공급되고 출력은 소스 단자에서 얻는다.
Gate-Source 전압 이득을 구하기 위하여 입력 및 출력 전압을 각각 구하면,
를 각각 대입하여 정리하면,
이득은 항상 1보다 약간 적으며, 이면 이다. 소스에 출력이 있으므로 입력 전압과 동상이다.
① 전압 이득
② 입력 저항
입력 신호가 Gate에 공급되므로 입력 저항은 CS 증폭기와 같이 매우 높다.
여기에서, 이다.

키워드

공통,   소스 ,   드레인,   jfet