jfet 공통소스증폭기

목차

1 목적

2 준비물

3 이론

4 시뮬레이션

본문내용

식 3.3에서 주의할 점은 VGS가 음의 전압이라는 것이다 만약 VG >> VGS이라면 ID는 그림 3-4와 같이 거의 일정하게 되므로 온도에 대한 안전성이 좋아진다.
3-4 전압 분배 바이어스 회로의 Q 동작점
소스 접지 증폭기 (공통 소스 증폭기)
기본적인 공통 소스 증폭기 회로를 그림 3-5에 나타내었다. 진폭이 작은 교류 신호를 게이트에 가하면 게이트 - 소스 간 전압의 변화로 정현파의 드레인 전류를 발생 시킨다. 이 교류는 드레인 저항을 통해 흐르게 되므로 출력에서 증폭된 교류 전압이 얻어진다. VGS 의 증가는 ID를 증가시키며, VD의 감소가 되므로 ( VD= VDD - IDRD ) 공통 소스 증폭기는 위상 반전 증폭기이다.l 그림 3-5(b)의 최종 등가 회로에서 RGS 는 게이트와 소스간의 내부 저항으로 무시할 수 없을 정도로 충분히 크다. 이 등가회로에서 교류 출력 전압은 Vout = -gmVgsRD 로 음의 부호는 위상이 반전됨을 의미한다. 또한 Vin = Vgs 이므로 전압이득 A는 A=Vout/Vin = -gmRD로 이때의 이득은 출력측 결합 콘덴서에 부하 저항을 접속시키지 않았으므로 무 부하시의 전압 이득이라 한다. 또한, 입력 임피던스 Zin R1//R2 이고, 출력 임피던스 Zout = RD 로 쌍극성일 때와 같다.
3-5 소스 공통 회로
시뮬레이션
시뮬레이션 결과
0.5Vp-p 의 입력 신호를 주었을 때 출력은 위상은 반대이고 약 2배 정도인 1~1.2V 가 나왔다.
그러므로 이 회로가 입력을 주었을 때 출력을 2배로 증폭시키는 증폭기라는 것을 알 수 있다.

키워드

jfet,   공통소스증폭기,   pspice