|
논리도
표 5.1 반감산기 진리표
A
B
b
d
0
0
0
0
0
1
1
1
1
0
0
1
1
1
0
0
표 5.1의 진리표로부터 반감산기의 간략화된 논리식을 구하면 다음과 같다.
2. 전감산기(Full Subractor)
그림 5.3과 같이 A-B를 하는 경우 n번째 자리에서 수행되는 과정을 보면 n 번째 자
|
|
|
불량이었던 것 같다. 제대로 된 값을 구할 수 있었다.
1학기 때 다룬 내용들을 방학이 지난 시점에서 다시 하려니 생각대로 잘 되지는 않았다. 이번 시간을 통해 회로 구성하는 법과 장비 조작하는 법을 다시 확인해 볼 수 있어서 좋았다.
|
|
|
회로라 한다. 그림 3.2를 논리식으로 표현하면 식(3-1)과 같이 된다.
Y =Y1 Y2 Y3
=AB CD EF
식(3.1)에서 마지막 항은 각 변수에 OR를 취한뒤 반전된 형태이다. 드모르간의 정리를 dldydgkaus 식(3.1)은 다음과 같이 된다.
Y=AB+CD+EF
드 모르간의 정리를 이용하
|
|
|
회로의 게이트 수와 게이트 입력의 수가 최소화가 되고, 논리 레빌의 수가 감소하는 것이다.
카르노맵은 논리회로를 설계하기 위해 고안된 방법이고, 간단히 모든 경우의 수를 표로 그려놓고, 해당 표를 이용하여 회로를 간략화 하는 방법이
|
|
|
논리회로의 간략화
논리회로의 간략화를 위해 1비트 ALU(Arithmetic Logic Unit)를 작성해 본다. ALU는 2비트의 입력데이터와 2비트의 출력데이터, 그리고 2비트의 컨트롤데이터를 가진다. 2비트의 입력과 출력으로 구성되었지만 1비트 ALU라고 하는 것
|
|
|
회로를 결선하고 위와 같은 입력변화에 따른 출력 Y값을 측정라.
그림4-7 간략화 회로
(5) 그림4-8의 응용회로를 결선하고 입력 A, B, C, D의 변화에 따른 출력 W, X, Y, Z를 측정하여 표4-13을 완성하여라.
그림4-8 응용회로
(6) 그림4-9의 회로를 결선하
|
|
|
논리식을 간략화 하여 직접 결과를 구한 다음 부울대수로 간략화 한 식과 카르노도로 간략화 한 식을 비교해 본 뒤 실제로 해당 논리식을 논리 게이트와 브레드 보드를 이용해 설계하고 입력신호 1을 5V라 가정한 뒤 신호를 달리해가며 측정값
|
|
|
정리를 이용하여 논리회로를 간소화시킬 수 있는
능력을 키운다.
[기본이론]
1.부울대수
부울대수는 AND와 OR의 기본개념을 이용하여 다음과 같이 정리할 수 있다.
논리곱(AND 게이트)
논리합(OR 게이트)
부정(NOT 게이트)
0·0=0
0+0=0
1=0
0·1=0
0+1=1
0=1
|
|
|
회로이다. 디멀티플렉서는 멀티플렉서와 반대기능을 하는데, 하나의 입력선으로 정보를 받아서 여러 출력선으로 분배하는 기능을 한다.
멀티플렉서를 사용하면 조합 논리함수를 곱의 합 형식으로 만들어낼 수 있기 때문에 여러 개의 게이트
|
|
|
때의 차이를 구별하면서 기능표를 확인할 수 있었다. 1. 목적
2. 이론
가. 반가산기(Half Adder)
나. 전가산기(Full Adder)
다. 산술논리 연산장치(Arithmetic and Logic Unit, ALU)
라. 7-세그먼트 디코더 (7-Segment Decoder)
3. 예비보고
|
|
메뉴펼치기
